mikroSDK Reference Manual
Macros
MSCM Register Masks
Mapping Information » Device Peripheral Access Layer » MSCM Peripheral Access Layer

Macros

#define MSCM_TYPE_COUNT   (2U)
 
#define MSCM_NUM_COUNT   (2U)
 
#define MSCM_MASTER_COUNT   (2U)
 
#define MSCM_COUNT_COUNT   (2U)
 
#define MSCM_CFG1_COUNT   (2U)
 
#define MSCM_CFG3_COUNT   (2U)
 
#define MSCM_OCMDR_COUNT   (3U)
 

CPxTYPE - Processor X Type Register

#define MSCM_CPxTYPE_RYPZ_MASK   (0xFFU)
 
#define MSCM_CPxTYPE_RYPZ_SHIFT   (0U)
 
#define MSCM_CPxTYPE_RYPZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxTYPE_RYPZ_SHIFT)) & MSCM_CPxTYPE_RYPZ_MASK)
 
#define MSCM_CPxTYPE_PERSONALITY_MASK   (0xFFFFFF00U)
 
#define MSCM_CPxTYPE_PERSONALITY_SHIFT   (8U)
 
#define MSCM_CPxTYPE_PERSONALITY(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxTYPE_PERSONALITY_SHIFT)) & MSCM_CPxTYPE_PERSONALITY_MASK)
 

CPxNUM - Processor X Number Register

#define MSCM_CPxNUM_CPN_MASK   (0x1U)
 
#define MSCM_CPxNUM_CPN_SHIFT   (0U)
 
#define MSCM_CPxNUM_CPN(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxNUM_CPN_SHIFT)) & MSCM_CPxNUM_CPN_MASK)
 

CPxMASTER - Processor X Master Register

#define MSCM_CPxMASTER_PPN_MASK   (0x3FU)
 
#define MSCM_CPxMASTER_PPN_SHIFT   (0U)
 
#define MSCM_CPxMASTER_PPN(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxMASTER_PPN_SHIFT)) & MSCM_CPxMASTER_PPN_MASK)
 

CPxCOUNT - Processor X Count Register

#define MSCM_CPxCOUNT_PCNT_MASK   (0x3U)
 
#define MSCM_CPxCOUNT_PCNT_SHIFT   (0U)
 
#define MSCM_CPxCOUNT_PCNT(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCOUNT_PCNT_SHIFT)) & MSCM_CPxCOUNT_PCNT_MASK)
 

CPxCFG1 - Processor X Configuration 1 Register

#define MSCM_CPxCFG1_L2WY_MASK   (0xFF0000U)
 
#define MSCM_CPxCFG1_L2WY_SHIFT   (16U)
 
#define MSCM_CPxCFG1_L2WY(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG1_L2WY_SHIFT)) & MSCM_CPxCFG1_L2WY_MASK)
 
#define MSCM_CPxCFG1_L2SZ_MASK   (0xFF000000U)
 
#define MSCM_CPxCFG1_L2SZ_SHIFT   (24U)
 
#define MSCM_CPxCFG1_L2SZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG1_L2SZ_SHIFT)) & MSCM_CPxCFG1_L2SZ_MASK)
 

CPxCFG3 - Processor X Configuration 3 Register

#define MSCM_CPxCFG3_FPU_MASK   (0x1U)
 
#define MSCM_CPxCFG3_FPU_SHIFT   (0U)
 
#define MSCM_CPxCFG3_FPU(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_FPU_SHIFT)) & MSCM_CPxCFG3_FPU_MASK)
 
#define MSCM_CPxCFG3_SIMD_MASK   (0x2U)
 
#define MSCM_CPxCFG3_SIMD_SHIFT   (1U)
 
#define MSCM_CPxCFG3_SIMD(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_SIMD_SHIFT)) & MSCM_CPxCFG3_SIMD_MASK)
 
#define MSCM_CPxCFG3_JAZ_MASK   (0x4U)
 
#define MSCM_CPxCFG3_JAZ_SHIFT   (2U)
 
#define MSCM_CPxCFG3_JAZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_JAZ_SHIFT)) & MSCM_CPxCFG3_JAZ_MASK)
 
#define MSCM_CPxCFG3_MMU_MASK   (0x8U)
 
#define MSCM_CPxCFG3_MMU_SHIFT   (3U)
 
#define MSCM_CPxCFG3_MMU(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_MMU_SHIFT)) & MSCM_CPxCFG3_MMU_MASK)
 
#define MSCM_CPxCFG3_TZ_MASK   (0x10U)
 
#define MSCM_CPxCFG3_TZ_SHIFT   (4U)
 
#define MSCM_CPxCFG3_TZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_TZ_SHIFT)) & MSCM_CPxCFG3_TZ_MASK)
 
#define MSCM_CPxCFG3_CMP_MASK   (0x20U)
 
#define MSCM_CPxCFG3_CMP_SHIFT   (5U)
 
#define MSCM_CPxCFG3_CMP(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_CMP_SHIFT)) & MSCM_CPxCFG3_CMP_MASK)
 
#define MSCM_CPxCFG3_BB_MASK   (0x40U)
 
#define MSCM_CPxCFG3_BB_SHIFT   (6U)
 
#define MSCM_CPxCFG3_BB(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_BB_SHIFT)) & MSCM_CPxCFG3_BB_MASK)
 
#define MSCM_CPxCFG3_SBP_MASK   (0x300U)
 
#define MSCM_CPxCFG3_SBP_SHIFT   (8U)
 
#define MSCM_CPxCFG3_SBP(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CPxCFG3_SBP_SHIFT)) & MSCM_CPxCFG3_SBP_MASK)
 

TYPE - Processor 0 Type Register..Processor 1 Type Register

#define MSCM_TYPE_RYPZ_MASK   (0xFFU)
 
#define MSCM_TYPE_RYPZ_SHIFT   (0U)
 
#define MSCM_TYPE_RYPZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_TYPE_RYPZ_SHIFT)) & MSCM_TYPE_RYPZ_MASK)
 
#define MSCM_TYPE_PERSONALITY_MASK   (0xFFFFFF00U)
 
#define MSCM_TYPE_PERSONALITY_SHIFT   (8U)
 
#define MSCM_TYPE_PERSONALITY(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_TYPE_PERSONALITY_SHIFT)) & MSCM_TYPE_PERSONALITY_MASK)
 

NUM - Processor 0 Number Register..Processor 1 Number Register

#define MSCM_NUM_CPN_MASK   (0x1U)
 
#define MSCM_NUM_CPN_SHIFT   (0U)
 
#define MSCM_NUM_CPN(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_NUM_CPN_SHIFT)) & MSCM_NUM_CPN_MASK)
 

MASTER - Processor 0 Master Register..Processor 1 Master Register

#define MSCM_MASTER_PPN_MASK   (0x3FU)
 
#define MSCM_MASTER_PPN_SHIFT   (0U)
 
#define MSCM_MASTER_PPN(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_MASTER_PPN_SHIFT)) & MSCM_MASTER_PPN_MASK)
 

COUNT - Processor 0 Count Register..Processor 1 Count Register

#define MSCM_COUNT_PCNT_MASK   (0x3U)
 
#define MSCM_COUNT_PCNT_SHIFT   (0U)
 
#define MSCM_COUNT_PCNT(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_COUNT_PCNT_SHIFT)) & MSCM_COUNT_PCNT_MASK)
 

CFG1 - Processor 0 Configuration 1 Register..Processor 1 Configuration 1 Register

#define MSCM_CFG1_L2WY_MASK   (0xFF0000U)
 
#define MSCM_CFG1_L2WY_SHIFT   (16U)
 
#define MSCM_CFG1_L2WY(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG1_L2WY_SHIFT)) & MSCM_CFG1_L2WY_MASK)
 
#define MSCM_CFG1_L2SZ_MASK   (0xFF000000U)
 
#define MSCM_CFG1_L2SZ_SHIFT   (24U)
 
#define MSCM_CFG1_L2SZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG1_L2SZ_SHIFT)) & MSCM_CFG1_L2SZ_MASK)
 

CFG3 - Processor 0 Configuration 3 Register..Processor 1 Configuration 3 Register

#define MSCM_CFG3_FPU_MASK   (0x1U)
 
#define MSCM_CFG3_FPU_SHIFT   (0U)
 
#define MSCM_CFG3_FPU(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_FPU_SHIFT)) & MSCM_CFG3_FPU_MASK)
 
#define MSCM_CFG3_SIMD_MASK   (0x2U)
 
#define MSCM_CFG3_SIMD_SHIFT   (1U)
 
#define MSCM_CFG3_SIMD(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_SIMD_SHIFT)) & MSCM_CFG3_SIMD_MASK)
 
#define MSCM_CFG3_JAZ_MASK   (0x4U)
 
#define MSCM_CFG3_JAZ_SHIFT   (2U)
 
#define MSCM_CFG3_JAZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_JAZ_SHIFT)) & MSCM_CFG3_JAZ_MASK)
 
#define MSCM_CFG3_MMU_MASK   (0x8U)
 
#define MSCM_CFG3_MMU_SHIFT   (3U)
 
#define MSCM_CFG3_MMU(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_MMU_SHIFT)) & MSCM_CFG3_MMU_MASK)
 
#define MSCM_CFG3_TZ_MASK   (0x10U)
 
#define MSCM_CFG3_TZ_SHIFT   (4U)
 
#define MSCM_CFG3_TZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_TZ_SHIFT)) & MSCM_CFG3_TZ_MASK)
 
#define MSCM_CFG3_CMP_MASK   (0x20U)
 
#define MSCM_CFG3_CMP_SHIFT   (5U)
 
#define MSCM_CFG3_CMP(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_CMP_SHIFT)) & MSCM_CFG3_CMP_MASK)
 
#define MSCM_CFG3_BB_MASK   (0x40U)
 
#define MSCM_CFG3_BB_SHIFT   (6U)
 
#define MSCM_CFG3_BB(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_BB_SHIFT)) & MSCM_CFG3_BB_MASK)
 
#define MSCM_CFG3_SBP_MASK   (0x300U)
 
#define MSCM_CFG3_SBP_SHIFT   (8U)
 
#define MSCM_CFG3_SBP(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_CFG3_SBP_SHIFT)) & MSCM_CFG3_SBP_MASK)
 

OCMDR - On-Chip Memory Descriptor Register

#define MSCM_OCMDR_OCMPU_MASK   (0x1000U)
 
#define MSCM_OCMDR_OCMPU_SHIFT   (12U)
 
#define MSCM_OCMDR_OCMPU(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMPU_SHIFT)) & MSCM_OCMDR_OCMPU_MASK)
 
#define MSCM_OCMDR_OCMT_MASK   (0xE000U)
 
#define MSCM_OCMDR_OCMT_SHIFT   (13U)
 
#define MSCM_OCMDR_OCMT(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMT_SHIFT)) & MSCM_OCMDR_OCMT_MASK)
 
#define MSCM_OCMDR_OCMW_MASK   (0xE0000U)
 
#define MSCM_OCMDR_OCMW_SHIFT   (17U)
 
#define MSCM_OCMDR_OCMW(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMW_SHIFT)) & MSCM_OCMDR_OCMW_MASK)
 
#define MSCM_OCMDR_OCMSZ_MASK   (0xF000000U)
 
#define MSCM_OCMDR_OCMSZ_SHIFT   (24U)
 
#define MSCM_OCMDR_OCMSZ(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMSZ_SHIFT)) & MSCM_OCMDR_OCMSZ_MASK)
 
#define MSCM_OCMDR_OCMSZH_MASK   (0x10000000U)
 
#define MSCM_OCMDR_OCMSZH_SHIFT   (28U)
 
#define MSCM_OCMDR_OCMSZH(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMSZH_SHIFT)) & MSCM_OCMDR_OCMSZH_MASK)
 
#define MSCM_OCMDR_FMT_MASK   (0x40000000U)
 
#define MSCM_OCMDR_FMT_SHIFT   (30U)
 
#define MSCM_OCMDR_FMT(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_FMT_SHIFT)) & MSCM_OCMDR_FMT_MASK)
 
#define MSCM_OCMDR_V_MASK   (0x80000000U)
 
#define MSCM_OCMDR_V_SHIFT   (31U)
 
#define MSCM_OCMDR_V(x)   (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_V_SHIFT)) & MSCM_OCMDR_V_MASK)
 

Macro Definition Documentation

◆ MSCM_OCMDR_FMT

#define MSCM_OCMDR_FMT ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_FMT_SHIFT)) & MSCM_OCMDR_FMT_MASK)

FMT - Format 0b0..Local 0b1..Global

◆ MSCM_OCMDR_OCMPU

#define MSCM_OCMDR_OCMPU ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMPU_SHIFT)) & MSCM_OCMDR_OCMPU_MASK)

OCMPU - OCMEM Memory Protection Unit 0b0..OCMEMn is not protected by an MPU. 0b1..OCMEMn is protected by an MPU.

◆ MSCM_OCMDR_OCMSZ

#define MSCM_OCMDR_OCMSZ ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMSZ_SHIFT)) & MSCM_OCMDR_OCMSZ_MASK)

OCMSZ - OCMEM Size 0b0000..no OCMEMn 0b0011..4KB OCMEMn 0b0100..8KB OCMEMn 0b0101..16KB OCMEMn 0b0110..32KB OCMEMn 0b0111..64KB OCMEMn 0b1000..128KB OCMEMn 0b1001..256KB OCMEMn 0b1010..512KB OCMEMn 0b1011..1024KB OCMEMn 0b1100..2048KB OCMEMn 0b1101..4096KB OCMEMn 0b1110..8192KB OCMEMn 0b1111..16384KB OCMEMn

◆ MSCM_OCMDR_OCMSZH

#define MSCM_OCMDR_OCMSZH ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMSZH_SHIFT)) & MSCM_OCMDR_OCMSZH_MASK)

OCMSZH 0b0..OCMEMn is a power-of-2 capacity. 0b1..OCMEMn is not a power-of-2, with a capacity is 0.75 * OCMSZ.

◆ MSCM_OCMDR_OCMT

#define MSCM_OCMDR_OCMT ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMT_SHIFT)) & MSCM_OCMDR_OCMT_MASK)

OCMT 0b000..OCMEMn is a system RAM. 0b001..OCMEMn is a graphics RAM. 0b010..Reserved 0b011..OCMEMn is a ROM. 0b100..OCMEMn is a program flash. 0b101..OCMEMn is a data flash. 0b110..OCMEMn is an EEE. 0b111..Reserved

◆ MSCM_OCMDR_OCMW

#define MSCM_OCMDR_OCMW ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_OCMW_SHIFT)) & MSCM_OCMDR_OCMW_MASK)

OCMW - OCMEM Datapath Width 0b010..OCMEMn 32-bits wide 0b011..OCMEMn 64-bits wide 0b100..OCMEMn 128-bits wide 0b101..OCMEMn 256-bits wide

◆ MSCM_OCMDR_V

#define MSCM_OCMDR_V ( x)    (((uint32_t)(((uint32_t)(x)) << MSCM_OCMDR_V_SHIFT)) & MSCM_OCMDR_V_MASK)

V - OCMEM Valid Bit 0b0..OCMEMn is not present. 0b1..OCMEMn is present.