mikroSDK Reference Manual
Macros
Peripheral_memory_map
CMSIS » Stm32f107xc | CMSIS_Device » Stm32f407xx | CMSIS_Device » Stm32f417xx | CMSIS_Device » Stm32f427xx | CMSIS_Device » Stm32f429xx | CMSIS_Device » Stm32f437xx | CMSIS_Device » Stm32f439xx | CMSIS_Device » Stm32f469xx | CMSIS_Device » Stm32f479xx

Macros

#define FLASH_BASE   0x08000000UL
 
#define FLASH_BANK1_END   0x0803FFFFUL
 
#define SRAM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define SRAM_BB_BASE   0x22000000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHBPERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x00000000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x00000400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x00000800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x00000C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x00001000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x00001400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x00002800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x00002C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x00003000UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x00003800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x00003C00UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x00004400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x00004800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x00004C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x00005000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x00005400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x00005800UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x00006400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x00006800UL)
 
#define BKP_BASE   (APB1PERIPH_BASE + 0x00006C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x00007000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x00007400UL)
 
#define AFIO_BASE   (APB2PERIPH_BASE + 0x00000000UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x00000400UL)
 
#define GPIOA_BASE   (APB2PERIPH_BASE + 0x00000800UL)
 
#define GPIOB_BASE   (APB2PERIPH_BASE + 0x00000C00UL)
 
#define GPIOC_BASE   (APB2PERIPH_BASE + 0x00001000UL)
 
#define GPIOD_BASE   (APB2PERIPH_BASE + 0x00001400UL)
 
#define GPIOE_BASE   (APB2PERIPH_BASE + 0x00001800UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x00002400UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x00002800UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x00002C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x00003000UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x00003800UL)
 
#define DMA1_BASE   (AHBPERIPH_BASE + 0x00000000UL)
 
#define DMA1_Channel1_BASE   (AHBPERIPH_BASE + 0x00000008UL)
 
#define DMA1_Channel2_BASE   (AHBPERIPH_BASE + 0x0000001CUL)
 
#define DMA1_Channel3_BASE   (AHBPERIPH_BASE + 0x00000030UL)
 
#define DMA1_Channel4_BASE   (AHBPERIPH_BASE + 0x00000044UL)
 
#define DMA1_Channel5_BASE   (AHBPERIPH_BASE + 0x00000058UL)
 
#define DMA1_Channel6_BASE   (AHBPERIPH_BASE + 0x0000006CUL)
 
#define DMA1_Channel7_BASE   (AHBPERIPH_BASE + 0x00000080UL)
 
#define DMA2_BASE   (AHBPERIPH_BASE + 0x00000400UL)
 
#define DMA2_Channel1_BASE   (AHBPERIPH_BASE + 0x00000408UL)
 
#define DMA2_Channel2_BASE   (AHBPERIPH_BASE + 0x0000041CUL)
 
#define DMA2_Channel3_BASE   (AHBPERIPH_BASE + 0x00000430UL)
 
#define DMA2_Channel4_BASE   (AHBPERIPH_BASE + 0x00000444UL)
 
#define DMA2_Channel5_BASE   (AHBPERIPH_BASE + 0x00000458UL)
 
#define RCC_BASE   (AHBPERIPH_BASE + 0x00001000UL)
 
#define CRC_BASE   (AHBPERIPH_BASE + 0x00003000UL)
 
#define FLASH_R_BASE   (AHBPERIPH_BASE + 0x00002000UL)
 
#define FLASHSIZE_BASE   0x1FFFF7E0UL
 
#define UID_BASE   0x1FFFF7E8UL
 
#define OB_BASE   0x1FFFF800UL
 
#define ETH_BASE   (AHBPERIPH_BASE + 0x00008000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x00000100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x00000700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x00001000UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x00000000UL
 
#define USB_OTG_DEVICE_BASE   0x00000800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x00000900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x00000B00UL
 
#define USB_OTG_EP_REG_SIZE   0x00000020UL
 
#define USB_OTG_HOST_BASE   0x00000400UL
 
#define USB_OTG_HOST_PORT_BASE   0x00000440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x00000500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x00000020UL
 
#define USB_OTG_PCGCCTL_BASE   0x00000E00UL
 
#define USB_OTG_FIFO_BASE   0x00001000UL
 
#define USB_OTG_FIFO_SIZE   0x00001000UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FSMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x080FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FSMC_Bank1_R_BASE   (FSMC_R_BASE + 0x0000UL)
 
#define FSMC_Bank1E_R_BASE   (FSMC_R_BASE + 0x0104UL)
 
#define FSMC_Bank2_3_R_BASE   (FSMC_R_BASE + 0x0060UL)
 
#define FSMC_Bank4_R_BASE   (FSMC_R_BASE + 0x00A0UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FSMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x080FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FSMC_Bank1_R_BASE   (FSMC_R_BASE + 0x0000UL)
 
#define FSMC_Bank1E_R_BASE   (FSMC_R_BASE + 0x0104UL)
 
#define FSMC_Bank2_3_R_BASE   (FSMC_R_BASE + 0x0060UL)
 
#define FSMC_Bank4_R_BASE   (FSMC_R_BASE + 0x00A0UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define SRAM3_BASE   0x20020000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define SRAM3_BB_BASE   0x22400000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define SRAM3_BASE   0x20020000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define SRAM3_BB_BASE   0x22400000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x2001C000UL
 
#define SRAM3_BASE   0x20020000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22380000UL
 
#define SRAM3_BB_BASE   0x22400000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_3_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank4_R_BASE   (FMC_R_BASE + 0x00A0UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x20028000UL
 
#define SRAM3_BASE   0x20030000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22500000UL
 
#define SRAM3_BB_BASE   0x22600000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define FLASH_BASE   0x08000000UL
 
#define CCMDATARAM_BASE   0x10000000UL
 
#define SRAM1_BASE   0x20000000UL
 
#define SRAM2_BASE   0x20028000UL
 
#define SRAM3_BASE   0x20030000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BB_BASE   0x22000000UL
 
#define SRAM2_BB_BASE   0x22500000UL
 
#define SRAM3_BB_BASE   0x22600000UL
 
#define PERIPH_BB_BASE   0x42000000UL
 
#define BKPSRAM_BB_BASE   0x42480000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FFF7800UL
 
#define FLASH_OTP_END   0x1FFF7A0FUL
 
#define CCMDATARAM_END   0x1000FFFFUL
 
#define SRAM_BASE   SRAM1_BASE
 
#define SRAM_BB_BASE   SRAM1_BB_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define I2S2ext_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define I2S3ext_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC123_COMMON_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define ADC_BASE   ADC123_COMMON_BASE
 
#define SDIO_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x000UL
 
#define USB_OTG_DEVICE_BASE   0x800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0xB00UL
 
#define USB_OTG_EP_REG_SIZE   0x20UL
 
#define USB_OTG_HOST_BASE   0x400UL
 
#define USB_OTG_HOST_PORT_BASE   0x440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x20UL
 
#define USB_OTG_PCGCCTL_BASE   0xE00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define UID_BASE   0x1FFF7A10UL
 
#define FLASHSIZE_BASE   0x1FFF7A22UL
 
#define PACKAGE_BASE   0x1FFF7BF0UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20010000UL
 
#define SRAM2_BASE   0x2004C000UL
 
#define FLASH_END   0x080FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20010000UL
 
#define SRAM2_BASE   0x2004C000UL
 
#define FLASH_END   0x080FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20010000UL
 
#define SRAM2_BASE   0x2004C000UL
 
#define FLASH_END   0x080FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20020000UL
 
#define SRAM2_BASE   0x2007C000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define CAN3_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define SDMMC2_BASE   (APB2PERIPH_BASE + 0x1C00UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define DFSDM1_BASE   (APB2PERIPH_BASE + 0x7400UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20020000UL
 
#define SRAM2_BASE   0x2007C000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define CAN3_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define SDMMC2_BASE   (APB2PERIPH_BASE + 0x1C00UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define DFSDM1_BASE   (APB2PERIPH_BASE + 0x7400UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define JPEG_BASE   (AHB2PERIPH_BASE + 0x51000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20020000UL
 
#define SRAM2_BASE   0x2007C000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define CAN3_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define SDMMC2_BASE   (APB2PERIPH_BASE + 0x1C00UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)
 
#define DFSDM1_BASE   (APB2PERIPH_BASE + 0x7400UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define JPEG_BASE   (AHB2PERIPH_BASE + 0x51000UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20020000UL
 
#define SRAM2_BASE   0x2007C000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define CAN3_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define SDMMC2_BASE   (APB2PERIPH_BASE + 0x1C00UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define DFSDM1_BASE   (APB2PERIPH_BASE + 0x7400UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define JPEG_BASE   (AHB2PERIPH_BASE + 0x51000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define RAMITCM_BASE   0x00000000UL
 
#define FLASHITCM_BASE   0x00200000UL
 
#define FLASHAXI_BASE   0x08000000UL
 
#define RAMDTCM_BASE   0x20000000UL
 
#define PERIPH_BASE   0x40000000UL
 
#define BKPSRAM_BASE   0x40024000UL
 
#define QSPI_BASE   0x90000000UL
 
#define FMC_R_BASE   0xA0000000UL
 
#define QSPI_R_BASE   0xA0001000UL
 
#define SRAM1_BASE   0x20020000UL
 
#define SRAM2_BASE   0x2007C000UL
 
#define FLASH_END   0x081FFFFFUL
 
#define FLASH_OTP_BASE   0x1FF0F000UL
 
#define FLASH_OTP_END   0x1FF0F41FUL
 
#define FLASH_BASE   FLASHAXI_BASE
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define TIM2_BASE   (APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (APB1PERIPH_BASE + 0x2400UL)
 
#define RTC_BASE   (APB1PERIPH_BASE + 0x2800UL)
 
#define WWDG_BASE   (APB1PERIPH_BASE + 0x2C00UL)
 
#define IWDG_BASE   (APB1PERIPH_BASE + 0x3000UL)
 
#define CAN3_BASE   (APB1PERIPH_BASE + 0x3400UL)
 
#define SPI2_BASE   (APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (APB1PERIPH_BASE + 0x5C00UL)
 
#define I2C4_BASE   (APB1PERIPH_BASE + 0x6000UL)
 
#define CAN1_BASE   (APB1PERIPH_BASE + 0x6400UL)
 
#define CAN2_BASE   (APB1PERIPH_BASE + 0x6800UL)
 
#define CEC_BASE   (APB1PERIPH_BASE + 0x6C00UL)
 
#define PWR_BASE   (APB1PERIPH_BASE + 0x7000UL)
 
#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)
 
#define TIM1_BASE   (APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (APB2PERIPH_BASE + 0x1400UL)
 
#define SDMMC2_BASE   (APB2PERIPH_BASE + 0x1C00UL)
 
#define ADC1_BASE   (APB2PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (APB2PERIPH_BASE + 0x2100UL)
 
#define ADC3_BASE   (APB2PERIPH_BASE + 0x2200UL)
 
#define ADC_BASE   (APB2PERIPH_BASE + 0x2300UL)
 
#define SDMMC1_BASE   (APB2PERIPH_BASE + 0x2C00UL)
 
#define SPI1_BASE   (APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (APB2PERIPH_BASE + 0x3400UL)
 
#define SYSCFG_BASE   (APB2PERIPH_BASE + 0x3800UL)
 
#define EXTI_BASE   (APB2PERIPH_BASE + 0x3C00UL)
 
#define TIM9_BASE   (APB2PERIPH_BASE + 0x4000UL)
 
#define TIM10_BASE   (APB2PERIPH_BASE + 0x4400UL)
 
#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (APB2PERIPH_BASE + 0x5000UL)
 
#define SPI6_BASE   (APB2PERIPH_BASE + 0x5400UL)
 
#define SAI1_BASE   (APB2PERIPH_BASE + 0x5800UL)
 
#define SAI2_BASE   (APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define LTDC_BASE   (APB2PERIPH_BASE + 0x6800UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x0084UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)
 
#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)
 
#define DFSDM1_BASE   (APB2PERIPH_BASE + 0x7400UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)
 
#define GPIOA_BASE   (AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (AHB1PERIPH_BASE + 0x2800UL)
 
#define CRC_BASE   (AHB1PERIPH_BASE + 0x3000UL)
 
#define RCC_BASE   (AHB1PERIPH_BASE + 0x3800UL)
 
#define FLASH_R_BASE   (AHB1PERIPH_BASE + 0x3C00UL)
 
#define UID_BASE   0x1FF0F420UL
 
#define FLASHSIZE_BASE   0x1FF0F442UL
 
#define PACKAGE_BASE   0x1FF0F7E0UL
 
#define PACKAGESIZE_BASE   PACKAGE_BASE
 
#define DMA1_BASE   (AHB1PERIPH_BASE + 0x6000UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_BASE   (AHB1PERIPH_BASE + 0x6400UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define ETH_BASE   (AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define ETH_MMC_BASE   (ETH_BASE + 0x0100UL)
 
#define ETH_PTP_BASE   (ETH_BASE + 0x0700UL)
 
#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)
 
#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)
 
#define DCMI_BASE   (AHB2PERIPH_BASE + 0x50000UL)
 
#define JPEG_BASE   (AHB2PERIPH_BASE + 0x51000UL)
 
#define CRYP_BASE   (AHB2PERIPH_BASE + 0x60000UL)
 
#define HASH_BASE   (AHB2PERIPH_BASE + 0x60400UL)
 
#define HASH_DIGEST_BASE   (AHB2PERIPH_BASE + 0x60710UL)
 
#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   0xE0042000UL
 
#define USB_OTG_HS_PERIPH_BASE   0x40040000UL
 
#define USB_OTG_FS_PERIPH_BASE   0x50000000UL
 
#define USB_OTG_GLOBAL_BASE   0x0000UL
 
#define USB_OTG_DEVICE_BASE   0x0800UL
 
#define USB_OTG_IN_ENDPOINT_BASE   0x0900UL
 
#define USB_OTG_OUT_ENDPOINT_BASE   0x0B00UL
 
#define USB_OTG_EP_REG_SIZE   0x0020UL
 
#define USB_OTG_HOST_BASE   0x0400UL
 
#define USB_OTG_HOST_PORT_BASE   0x0440UL
 
#define USB_OTG_HOST_CHANNEL_BASE   0x0500UL
 
#define USB_OTG_HOST_CHANNEL_SIZE   0x0020UL
 
#define USB_OTG_PCGCCTL_BASE   0x0E00UL
 
#define USB_OTG_FIFO_BASE   0x1000UL
 
#define USB_OTG_FIFO_SIZE   0x1000UL
 
#define D1_ITCMRAM_BASE   (0x00000000UL)
 
#define D1_ITCMICP_BASE   (0x00100000UL)
 
#define D1_DTCMRAM_BASE   (0x20000000UL)
 
#define D1_AXIFLASH_BASE   (0x08000000UL)
 
#define D1_AXIICP_BASE   (0x1FF00000UL)
 
#define D1_AXISRAM_BASE   (0x24000000UL)
 
#define D2_AXISRAM_BASE   (0x10000000UL)
 
#define D2_AHBSRAM_BASE   (0x30000000UL)
 
#define D3_BKPSRAM_BASE   (0x38800000UL)
 
#define D3_SRAM_BASE   (0x38000000UL)
 
#define PERIPH_BASE   (0x40000000UL)
 
#define QSPI_BASE   (0x90000000UL)
 
#define FLASH_BANK1_BASE   (0x08000000UL)
 
#define FLASH_BANK2_BASE   (0x08100000UL)
 
#define FLASH_END   (0x081FFFFFUL)
 
#define FLASH_BASE   FLASH_BANK1_BASE
 
#define UID_BASE   (0x1FF1E800UL)
 
#define FLASHSIZE_BASE   (0x1FF1E880UL)
 
#define D2_APB1PERIPH_BASE   PERIPH_BASE
 
#define D2_APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define D2_AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define D2_AHB2PERIPH_BASE   (PERIPH_BASE + 0x08020000UL)
 
#define D1_APB1PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define D1_AHB1PERIPH_BASE   (PERIPH_BASE + 0x12000000UL)
 
#define D3_APB1PERIPH_BASE   (PERIPH_BASE + 0x18000000UL)
 
#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)
 
#define MDMA_BASE   (D1_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2D_BASE   (D1_AHB1PERIPH_BASE + 0x1000UL)
 
#define JPGDEC_BASE   (D1_AHB1PERIPH_BASE + 0x3000UL)
 
#define FLASH_R_BASE   (D1_AHB1PERIPH_BASE + 0x2000UL)
 
#define FMC_R_BASE   (D1_AHB1PERIPH_BASE + 0x4000UL)
 
#define QSPI_R_BASE   (D1_AHB1PERIPH_BASE + 0x5000UL)
 
#define DLYB_QSPI_BASE   (D1_AHB1PERIPH_BASE + 0x6000UL)
 
#define SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x7000UL)
 
#define DLYB_SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x8000UL)
 
#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)
 
#define DMA1_BASE   (D2_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2_BASE   (D2_AHB1PERIPH_BASE + 0x0400UL)
 
#define DMAMUX1_BASE   (D2_AHB1PERIPH_BASE + 0x0800UL)
 
#define ADC1_BASE   (D2_AHB1PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (D2_AHB1PERIPH_BASE + 0x2100UL)
 
#define ADC12_COMMON_BASE   (D2_AHB1PERIPH_BASE + 0x2300UL)
 
#define ETH_BASE   (D2_AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define USB1_OTG_HS_PERIPH_BASE   (0x40040000UL)
 
#define USB2_OTG_FS_PERIPH_BASE   (0x40080000UL)
 
#define USB_OTG_GLOBAL_BASE   (0x000UL)
 
#define USB_OTG_DEVICE_BASE   (0x800UL)
 
#define USB_OTG_IN_ENDPOINT_BASE   (0x900UL)
 
#define USB_OTG_OUT_ENDPOINT_BASE   (0xB00UL)
 
#define USB_OTG_EP_REG_SIZE   (0x20UL)
 
#define USB_OTG_HOST_BASE   (0x400UL)
 
#define USB_OTG_HOST_PORT_BASE   (0x440UL)
 
#define USB_OTG_HOST_CHANNEL_BASE   (0x500UL)
 
#define USB_OTG_HOST_CHANNEL_SIZE   (0x20UL)
 
#define USB_OTG_PCGCCTL_BASE   (0xE00UL)
 
#define USB_OTG_FIFO_BASE   (0x1000UL)
 
#define USB_OTG_FIFO_SIZE   (0x1000UL)
 
#define DCMI_BASE   (D2_AHB2PERIPH_BASE + 0x0000UL)
 
#define RNG_BASE   (D2_AHB2PERIPH_BASE + 0x1800UL)
 
#define SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2400UL)
 
#define DLYB_SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2800UL)
 
#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)
 
#define GPIOA_BASE   (D3_AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (D3_AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (D3_AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (D3_AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (D3_AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (D3_AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (D3_AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (D3_AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (D3_AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (D3_AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (D3_AHB1PERIPH_BASE + 0x2800UL)
 
#define RCC_BASE   (D3_AHB1PERIPH_BASE + 0x4400UL)
 
#define PWR_BASE   (D3_AHB1PERIPH_BASE + 0x4800UL)
 
#define CRC_BASE   (D3_AHB1PERIPH_BASE + 0x4C00UL)
 
#define BDMA_BASE   (D3_AHB1PERIPH_BASE + 0x5400UL)
 
#define DMAMUX2_BASE   (D3_AHB1PERIPH_BASE + 0x5800UL)
 
#define ADC3_BASE   (D3_AHB1PERIPH_BASE + 0x6000UL)
 
#define ADC3_COMMON_BASE   (D3_AHB1PERIPH_BASE + 0x6300UL)
 
#define HSEM_BASE   (D3_AHB1PERIPH_BASE + 0x6400UL)
 
#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)
 
#define LTDC_BASE   (D1_APB1PERIPH_BASE + 0x1000UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)
 
#define TIM2_BASE   (D2_APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (D2_APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (D2_APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (D2_APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (D2_APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (D2_APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (D2_APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (D2_APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (D2_APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (D2_APB1PERIPH_BASE + 0x2400UL)
 
#define SPI2_BASE   (D2_APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (D2_APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (D2_APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (D2_APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (D2_APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (D2_APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (D2_APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (D2_APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (D2_APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (D2_APB1PERIPH_BASE + 0x5C00UL)
 
#define CEC_BASE   (D2_APB1PERIPH_BASE + 0x6C00UL)
 
#define DAC1_BASE   (D2_APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (D2_APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (D2_APB1PERIPH_BASE + 0x7C00UL)
 
#define CRS_BASE   (D2_APB1PERIPH_BASE + 0x8400UL)
 
#define SWPMI1_BASE   (D2_APB1PERIPH_BASE + 0x8800UL)
 
#define OPAMP_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP1_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP2_BASE   (D2_APB1PERIPH_BASE + 0x9010UL)
 
#define MDIOS_BASE   (D2_APB1PERIPH_BASE + 0x9400UL)
 
#define FDCAN1_BASE   (D2_APB1PERIPH_BASE + 0xA000UL)
 
#define FDCAN2_BASE   (D2_APB1PERIPH_BASE + 0xA400UL)
 
#define FDCAN_CCU_BASE   (D2_APB1PERIPH_BASE + 0xA800UL)
 
#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)
 
#define TIM1_BASE   (D2_APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (D2_APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (D2_APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (D2_APB2PERIPH_BASE + 0x1400UL)
 
#define SPI1_BASE   (D2_APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (D2_APB2PERIPH_BASE + 0x3400UL)
 
#define TIM15_BASE   (D2_APB2PERIPH_BASE + 0x4000UL)
 
#define TIM16_BASE   (D2_APB2PERIPH_BASE + 0x4400UL)
 
#define TIM17_BASE   (D2_APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (D2_APB2PERIPH_BASE + 0x5000UL)
 
#define SAI1_BASE   (D2_APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_BASE   (D2_APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define SAI3_BASE   (D2_APB2PERIPH_BASE + 0x6000UL)
 
#define SAI3_Block_A_BASE   (SAI3_BASE + 0x004UL)
 
#define SAI3_Block_B_BASE   (SAI3_BASE + 0x024UL)
 
#define DFSDM1_BASE   (D2_APB2PERIPH_BASE + 0x7000UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define HRTIM1_BASE   (D2_APB2PERIPH_BASE + 0x7400UL)
 
#define HRTIM1_TIMA_BASE   (HRTIM1_BASE + 0x00000080UL)
 
#define HRTIM1_TIMB_BASE   (HRTIM1_BASE + 0x00000100UL)
 
#define HRTIM1_TIMC_BASE   (HRTIM1_BASE + 0x00000180UL)
 
#define HRTIM1_TIMD_BASE   (HRTIM1_BASE + 0x00000200UL)
 
#define HRTIM1_TIME_BASE   (HRTIM1_BASE + 0x00000280UL)
 
#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)
 
#define EXTI_BASE   (D3_APB1PERIPH_BASE + 0x0000UL)
 
#define EXTI_D1_BASE   (EXTI_BASE + 0x0080UL)
 
#define EXTI_D2_BASE   (EXTI_BASE + 0x00C0UL)
 
#define SYSCFG_BASE   (D3_APB1PERIPH_BASE + 0x0400UL)
 
#define LPUART1_BASE   (D3_APB1PERIPH_BASE + 0x0C00UL)
 
#define SPI6_BASE   (D3_APB1PERIPH_BASE + 0x1400UL)
 
#define I2C4_BASE   (D3_APB1PERIPH_BASE + 0x1C00UL)
 
#define LPTIM2_BASE   (D3_APB1PERIPH_BASE + 0x2400UL)
 
#define LPTIM3_BASE   (D3_APB1PERIPH_BASE + 0x2800UL)
 
#define LPTIM4_BASE   (D3_APB1PERIPH_BASE + 0x2C00UL)
 
#define LPTIM5_BASE   (D3_APB1PERIPH_BASE + 0x3000UL)
 
#define COMP12_BASE   (D3_APB1PERIPH_BASE + 0x3800UL)
 
#define COMP1_BASE   (COMP12_BASE + 0x0CUL)
 
#define COMP2_BASE   (COMP12_BASE + 0x10UL)
 
#define VREFBUF_BASE   (D3_APB1PERIPH_BASE + 0x3C00UL)
 
#define RTC_BASE   (D3_APB1PERIPH_BASE + 0x4000UL)
 
#define IWDG1_BASE   (D3_APB1PERIPH_BASE + 0x4800UL)
 
#define SAI4_BASE   (D3_APB1PERIPH_BASE + 0x5400UL)
 
#define SAI4_Block_A_BASE   (SAI4_BASE + 0x004UL)
 
#define SAI4_Block_B_BASE   (SAI4_BASE + 0x024UL)
 
#define BDMA_Channel0_BASE   (BDMA_BASE + 0x0008UL)
 
#define BDMA_Channel1_BASE   (BDMA_BASE + 0x001CUL)
 
#define BDMA_Channel2_BASE   (BDMA_BASE + 0x0030UL)
 
#define BDMA_Channel3_BASE   (BDMA_BASE + 0x0044UL)
 
#define BDMA_Channel4_BASE   (BDMA_BASE + 0x0058UL)
 
#define BDMA_Channel5_BASE   (BDMA_BASE + 0x006CUL)
 
#define BDMA_Channel6_BASE   (BDMA_BASE + 0x0080UL)
 
#define BDMA_Channel7_BASE   (BDMA_BASE + 0x0094UL)
 
#define DMAMUX2_Channel0_BASE   (DMAMUX2_BASE)
 
#define DMAMUX2_Channel1_BASE   (DMAMUX2_BASE + 0x0004UL)
 
#define DMAMUX2_Channel2_BASE   (DMAMUX2_BASE + 0x0008UL)
 
#define DMAMUX2_Channel3_BASE   (DMAMUX2_BASE + 0x000CUL)
 
#define DMAMUX2_Channel4_BASE   (DMAMUX2_BASE + 0x0010UL)
 
#define DMAMUX2_Channel5_BASE   (DMAMUX2_BASE + 0x0014UL)
 
#define DMAMUX2_Channel6_BASE   (DMAMUX2_BASE + 0x0018UL)
 
#define DMAMUX2_Channel7_BASE   (DMAMUX2_BASE + 0x001CUL)
 
#define DMAMUX2_RequestGenerator0_BASE   (DMAMUX2_BASE + 0x0100UL)
 
#define DMAMUX2_RequestGenerator1_BASE   (DMAMUX2_BASE + 0x0104UL)
 
#define DMAMUX2_RequestGenerator2_BASE   (DMAMUX2_BASE + 0x0108UL)
 
#define DMAMUX2_RequestGenerator3_BASE   (DMAMUX2_BASE + 0x010CUL)
 
#define DMAMUX2_RequestGenerator4_BASE   (DMAMUX2_BASE + 0x0110UL)
 
#define DMAMUX2_RequestGenerator5_BASE   (DMAMUX2_BASE + 0x0114UL)
 
#define DMAMUX2_RequestGenerator6_BASE   (DMAMUX2_BASE + 0x0118UL)
 
#define DMAMUX2_RequestGenerator7_BASE   (DMAMUX2_BASE + 0x011CUL)
 
#define DMAMUX2_ChannelStatus_BASE   (DMAMUX2_BASE + 0x0080UL)
 
#define DMAMUX2_RequestGenStatus_BASE   (DMAMUX2_BASE + 0x0140UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define DMAMUX1_Channel0_BASE   (DMAMUX1_BASE)
 
#define DMAMUX1_Channel1_BASE   (DMAMUX1_BASE + 0x0004UL)
 
#define DMAMUX1_Channel2_BASE   (DMAMUX1_BASE + 0x0008UL)
 
#define DMAMUX1_Channel3_BASE   (DMAMUX1_BASE + 0x000CUL)
 
#define DMAMUX1_Channel4_BASE   (DMAMUX1_BASE + 0x0010UL)
 
#define DMAMUX1_Channel5_BASE   (DMAMUX1_BASE + 0x0014UL)
 
#define DMAMUX1_Channel6_BASE   (DMAMUX1_BASE + 0x0018UL)
 
#define DMAMUX1_Channel7_BASE   (DMAMUX1_BASE + 0x001CUL)
 
#define DMAMUX1_Channel8_BASE   (DMAMUX1_BASE + 0x0020UL)
 
#define DMAMUX1_Channel9_BASE   (DMAMUX1_BASE + 0x0024UL)
 
#define DMAMUX1_Channel10_BASE   (DMAMUX1_BASE + 0x0028UL)
 
#define DMAMUX1_Channel11_BASE   (DMAMUX1_BASE + 0x002CUL)
 
#define DMAMUX1_Channel12_BASE   (DMAMUX1_BASE + 0x0030UL)
 
#define DMAMUX1_Channel13_BASE   (DMAMUX1_BASE + 0x0034UL)
 
#define DMAMUX1_Channel14_BASE   (DMAMUX1_BASE + 0x0038UL)
 
#define DMAMUX1_Channel15_BASE   (DMAMUX1_BASE + 0x003CUL)
 
#define DMAMUX1_RequestGenerator0_BASE   (DMAMUX1_BASE + 0x0100UL)
 
#define DMAMUX1_RequestGenerator1_BASE   (DMAMUX1_BASE + 0x0104UL)
 
#define DMAMUX1_RequestGenerator2_BASE   (DMAMUX1_BASE + 0x0108UL)
 
#define DMAMUX1_RequestGenerator3_BASE   (DMAMUX1_BASE + 0x010CUL)
 
#define DMAMUX1_RequestGenerator4_BASE   (DMAMUX1_BASE + 0x0110UL)
 
#define DMAMUX1_RequestGenerator5_BASE   (DMAMUX1_BASE + 0x0114UL)
 
#define DMAMUX1_RequestGenerator6_BASE   (DMAMUX1_BASE + 0x0118UL)
 
#define DMAMUX1_RequestGenerator7_BASE   (DMAMUX1_BASE + 0x011CUL)
 
#define DMAMUX1_ChannelStatus_BASE   (DMAMUX1_BASE + 0x0080UL)
 
#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   (0x5C001000UL)
 
#define MDMA_Channel0_BASE   (MDMA_BASE + 0x00000040UL)
 
#define MDMA_Channel1_BASE   (MDMA_BASE + 0x00000080UL)
 
#define MDMA_Channel2_BASE   (MDMA_BASE + 0x000000C0UL)
 
#define MDMA_Channel3_BASE   (MDMA_BASE + 0x00000100UL)
 
#define MDMA_Channel4_BASE   (MDMA_BASE + 0x00000140UL)
 
#define MDMA_Channel5_BASE   (MDMA_BASE + 0x00000180UL)
 
#define MDMA_Channel6_BASE   (MDMA_BASE + 0x000001C0UL)
 
#define MDMA_Channel7_BASE   (MDMA_BASE + 0x00000200UL)
 
#define MDMA_Channel8_BASE   (MDMA_BASE + 0x00000240UL)
 
#define MDMA_Channel9_BASE   (MDMA_BASE + 0x00000280UL)
 
#define MDMA_Channel10_BASE   (MDMA_BASE + 0x000002C0UL)
 
#define MDMA_Channel11_BASE   (MDMA_BASE + 0x00000300UL)
 
#define MDMA_Channel12_BASE   (MDMA_BASE + 0x00000340UL)
 
#define MDMA_Channel13_BASE   (MDMA_BASE + 0x00000380UL)
 
#define MDMA_Channel14_BASE   (MDMA_BASE + 0x000003C0UL)
 
#define MDMA_Channel15_BASE   (MDMA_BASE + 0x00000400UL)
 
#define RAMECC1_Monitor1_BASE   (RAMECC1_BASE + 0x20UL)
 
#define RAMECC1_Monitor2_BASE   (RAMECC1_BASE + 0x40UL)
 
#define RAMECC1_Monitor3_BASE   (RAMECC1_BASE + 0x60UL)
 
#define RAMECC1_Monitor4_BASE   (RAMECC1_BASE + 0x80UL)
 
#define RAMECC1_Monitor5_BASE   (RAMECC1_BASE + 0xA0UL)
 
#define RAMECC2_Monitor1_BASE   (RAMECC2_BASE + 0x20UL)
 
#define RAMECC2_Monitor2_BASE   (RAMECC2_BASE + 0x40UL)
 
#define RAMECC2_Monitor3_BASE   (RAMECC2_BASE + 0x60UL)
 
#define RAMECC2_Monitor4_BASE   (RAMECC2_BASE + 0x80UL)
 
#define RAMECC2_Monitor5_BASE   (RAMECC2_BASE + 0xA0UL)
 
#define RAMECC3_Monitor1_BASE   (RAMECC3_BASE + 0x20UL)
 
#define RAMECC3_Monitor2_BASE   (RAMECC3_BASE + 0x40UL)
 
#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)
 
#define D1_ITCMRAM_BASE   (0x00000000UL)
 
#define D1_ITCMICP_BASE   (0x00100000UL)
 
#define D1_DTCMRAM_BASE   (0x20000000UL)
 
#define D1_AXIFLASH_BASE   (0x08000000UL)
 
#define D1_AXIICP_BASE   (0x1FF00000UL)
 
#define D1_AXISRAM_BASE   (0x24000000UL)
 
#define D2_AXISRAM_BASE   (0x10000000UL)
 
#define D2_AHBSRAM_BASE   (0x30000000UL)
 
#define D3_BKPSRAM_BASE   (0x38800000UL)
 
#define D3_SRAM_BASE   (0x38000000UL)
 
#define PERIPH_BASE   (0x40000000UL)
 
#define QSPI_BASE   (0x90000000UL)
 
#define FLASH_BANK1_BASE   (0x08000000UL)
 
#define FLASH_BANK2_BASE   (0x08100000UL)
 
#define FLASH_END   (0x0801FFFFUL)
 
#define FLASH_BASE   FLASH_BANK1_BASE
 
#define UID_BASE   (0x1FF1E800UL)
 
#define FLASHSIZE_BASE   (0x1FF1E880UL)
 
#define D2_APB1PERIPH_BASE   PERIPH_BASE
 
#define D2_APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define D2_AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define D2_AHB2PERIPH_BASE   (PERIPH_BASE + 0x08020000UL)
 
#define D1_APB1PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define D1_AHB1PERIPH_BASE   (PERIPH_BASE + 0x12000000UL)
 
#define D3_APB1PERIPH_BASE   (PERIPH_BASE + 0x18000000UL)
 
#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)
 
#define MDMA_BASE   (D1_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2D_BASE   (D1_AHB1PERIPH_BASE + 0x1000UL)
 
#define JPGDEC_BASE   (D1_AHB1PERIPH_BASE + 0x3000UL)
 
#define FLASH_R_BASE   (D1_AHB1PERIPH_BASE + 0x2000UL)
 
#define FMC_R_BASE   (D1_AHB1PERIPH_BASE + 0x4000UL)
 
#define QSPI_R_BASE   (D1_AHB1PERIPH_BASE + 0x5000UL)
 
#define DLYB_QSPI_BASE   (D1_AHB1PERIPH_BASE + 0x6000UL)
 
#define SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x7000UL)
 
#define DLYB_SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x8000UL)
 
#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)
 
#define DMA1_BASE   (D2_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2_BASE   (D2_AHB1PERIPH_BASE + 0x0400UL)
 
#define DMAMUX1_BASE   (D2_AHB1PERIPH_BASE + 0x0800UL)
 
#define ADC1_BASE   (D2_AHB1PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (D2_AHB1PERIPH_BASE + 0x2100UL)
 
#define ADC12_COMMON_BASE   (D2_AHB1PERIPH_BASE + 0x2300UL)
 
#define ETH_BASE   (D2_AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define USB1_OTG_HS_PERIPH_BASE   (0x40040000UL)
 
#define USB2_OTG_FS_PERIPH_BASE   (0x40080000UL)
 
#define USB_OTG_GLOBAL_BASE   (0x000UL)
 
#define USB_OTG_DEVICE_BASE   (0x800UL)
 
#define USB_OTG_IN_ENDPOINT_BASE   (0x900UL)
 
#define USB_OTG_OUT_ENDPOINT_BASE   (0xB00UL)
 
#define USB_OTG_EP_REG_SIZE   (0x20UL)
 
#define USB_OTG_HOST_BASE   (0x400UL)
 
#define USB_OTG_HOST_PORT_BASE   (0x440UL)
 
#define USB_OTG_HOST_CHANNEL_BASE   (0x500UL)
 
#define USB_OTG_HOST_CHANNEL_SIZE   (0x20UL)
 
#define USB_OTG_PCGCCTL_BASE   (0xE00UL)
 
#define USB_OTG_FIFO_BASE   (0x1000UL)
 
#define USB_OTG_FIFO_SIZE   (0x1000UL)
 
#define DCMI_BASE   (D2_AHB2PERIPH_BASE + 0x0000UL)
 
#define CRYP_BASE   (D2_AHB2PERIPH_BASE + 0x1000UL)
 
#define HASH_BASE   (D2_AHB2PERIPH_BASE + 0x1400UL)
 
#define HASH_DIGEST_BASE   (D2_AHB2PERIPH_BASE + 0x1710UL)
 
#define RNG_BASE   (D2_AHB2PERIPH_BASE + 0x1800UL)
 
#define SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2400UL)
 
#define DLYB_SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2800UL)
 
#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)
 
#define GPIOA_BASE   (D3_AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (D3_AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (D3_AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (D3_AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (D3_AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (D3_AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (D3_AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (D3_AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (D3_AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (D3_AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (D3_AHB1PERIPH_BASE + 0x2800UL)
 
#define RCC_BASE   (D3_AHB1PERIPH_BASE + 0x4400UL)
 
#define PWR_BASE   (D3_AHB1PERIPH_BASE + 0x4800UL)
 
#define CRC_BASE   (D3_AHB1PERIPH_BASE + 0x4C00UL)
 
#define BDMA_BASE   (D3_AHB1PERIPH_BASE + 0x5400UL)
 
#define DMAMUX2_BASE   (D3_AHB1PERIPH_BASE + 0x5800UL)
 
#define ADC3_BASE   (D3_AHB1PERIPH_BASE + 0x6000UL)
 
#define ADC3_COMMON_BASE   (D3_AHB1PERIPH_BASE + 0x6300UL)
 
#define HSEM_BASE   (D3_AHB1PERIPH_BASE + 0x6400UL)
 
#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)
 
#define LTDC_BASE   (D1_APB1PERIPH_BASE + 0x1000UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)
 
#define TIM2_BASE   (D2_APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (D2_APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (D2_APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (D2_APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (D2_APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (D2_APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (D2_APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (D2_APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (D2_APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (D2_APB1PERIPH_BASE + 0x2400UL)
 
#define SPI2_BASE   (D2_APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (D2_APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (D2_APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (D2_APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (D2_APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (D2_APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (D2_APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (D2_APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (D2_APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (D2_APB1PERIPH_BASE + 0x5C00UL)
 
#define CEC_BASE   (D2_APB1PERIPH_BASE + 0x6C00UL)
 
#define DAC1_BASE   (D2_APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (D2_APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (D2_APB1PERIPH_BASE + 0x7C00UL)
 
#define CRS_BASE   (D2_APB1PERIPH_BASE + 0x8400UL)
 
#define SWPMI1_BASE   (D2_APB1PERIPH_BASE + 0x8800UL)
 
#define OPAMP_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP1_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP2_BASE   (D2_APB1PERIPH_BASE + 0x9010UL)
 
#define MDIOS_BASE   (D2_APB1PERIPH_BASE + 0x9400UL)
 
#define FDCAN1_BASE   (D2_APB1PERIPH_BASE + 0xA000UL)
 
#define FDCAN2_BASE   (D2_APB1PERIPH_BASE + 0xA400UL)
 
#define FDCAN_CCU_BASE   (D2_APB1PERIPH_BASE + 0xA800UL)
 
#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)
 
#define TIM1_BASE   (D2_APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (D2_APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (D2_APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (D2_APB2PERIPH_BASE + 0x1400UL)
 
#define SPI1_BASE   (D2_APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (D2_APB2PERIPH_BASE + 0x3400UL)
 
#define TIM15_BASE   (D2_APB2PERIPH_BASE + 0x4000UL)
 
#define TIM16_BASE   (D2_APB2PERIPH_BASE + 0x4400UL)
 
#define TIM17_BASE   (D2_APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (D2_APB2PERIPH_BASE + 0x5000UL)
 
#define SAI1_BASE   (D2_APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_BASE   (D2_APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define SAI3_BASE   (D2_APB2PERIPH_BASE + 0x6000UL)
 
#define SAI3_Block_A_BASE   (SAI3_BASE + 0x004UL)
 
#define SAI3_Block_B_BASE   (SAI3_BASE + 0x024UL)
 
#define DFSDM1_BASE   (D2_APB2PERIPH_BASE + 0x7000UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define HRTIM1_BASE   (D2_APB2PERIPH_BASE + 0x7400UL)
 
#define HRTIM1_TIMA_BASE   (HRTIM1_BASE + 0x00000080UL)
 
#define HRTIM1_TIMB_BASE   (HRTIM1_BASE + 0x00000100UL)
 
#define HRTIM1_TIMC_BASE   (HRTIM1_BASE + 0x00000180UL)
 
#define HRTIM1_TIMD_BASE   (HRTIM1_BASE + 0x00000200UL)
 
#define HRTIM1_TIME_BASE   (HRTIM1_BASE + 0x00000280UL)
 
#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)
 
#define EXTI_BASE   (D3_APB1PERIPH_BASE + 0x0000UL)
 
#define EXTI_D1_BASE   (EXTI_BASE + 0x0080UL)
 
#define EXTI_D2_BASE   (EXTI_BASE + 0x00C0UL)
 
#define SYSCFG_BASE   (D3_APB1PERIPH_BASE + 0x0400UL)
 
#define LPUART1_BASE   (D3_APB1PERIPH_BASE + 0x0C00UL)
 
#define SPI6_BASE   (D3_APB1PERIPH_BASE + 0x1400UL)
 
#define I2C4_BASE   (D3_APB1PERIPH_BASE + 0x1C00UL)
 
#define LPTIM2_BASE   (D3_APB1PERIPH_BASE + 0x2400UL)
 
#define LPTIM3_BASE   (D3_APB1PERIPH_BASE + 0x2800UL)
 
#define LPTIM4_BASE   (D3_APB1PERIPH_BASE + 0x2C00UL)
 
#define LPTIM5_BASE   (D3_APB1PERIPH_BASE + 0x3000UL)
 
#define COMP12_BASE   (D3_APB1PERIPH_BASE + 0x3800UL)
 
#define COMP1_BASE   (COMP12_BASE + 0x0CUL)
 
#define COMP2_BASE   (COMP12_BASE + 0x10UL)
 
#define VREFBUF_BASE   (D3_APB1PERIPH_BASE + 0x3C00UL)
 
#define RTC_BASE   (D3_APB1PERIPH_BASE + 0x4000UL)
 
#define IWDG1_BASE   (D3_APB1PERIPH_BASE + 0x4800UL)
 
#define SAI4_BASE   (D3_APB1PERIPH_BASE + 0x5400UL)
 
#define SAI4_Block_A_BASE   (SAI4_BASE + 0x004UL)
 
#define SAI4_Block_B_BASE   (SAI4_BASE + 0x024UL)
 
#define BDMA_Channel0_BASE   (BDMA_BASE + 0x0008UL)
 
#define BDMA_Channel1_BASE   (BDMA_BASE + 0x001CUL)
 
#define BDMA_Channel2_BASE   (BDMA_BASE + 0x0030UL)
 
#define BDMA_Channel3_BASE   (BDMA_BASE + 0x0044UL)
 
#define BDMA_Channel4_BASE   (BDMA_BASE + 0x0058UL)
 
#define BDMA_Channel5_BASE   (BDMA_BASE + 0x006CUL)
 
#define BDMA_Channel6_BASE   (BDMA_BASE + 0x0080UL)
 
#define BDMA_Channel7_BASE   (BDMA_BASE + 0x0094UL)
 
#define DMAMUX2_Channel0_BASE   (DMAMUX2_BASE)
 
#define DMAMUX2_Channel1_BASE   (DMAMUX2_BASE + 0x0004UL)
 
#define DMAMUX2_Channel2_BASE   (DMAMUX2_BASE + 0x0008UL)
 
#define DMAMUX2_Channel3_BASE   (DMAMUX2_BASE + 0x000CUL)
 
#define DMAMUX2_Channel4_BASE   (DMAMUX2_BASE + 0x0010UL)
 
#define DMAMUX2_Channel5_BASE   (DMAMUX2_BASE + 0x0014UL)
 
#define DMAMUX2_Channel6_BASE   (DMAMUX2_BASE + 0x0018UL)
 
#define DMAMUX2_Channel7_BASE   (DMAMUX2_BASE + 0x001CUL)
 
#define DMAMUX2_RequestGenerator0_BASE   (DMAMUX2_BASE + 0x0100UL)
 
#define DMAMUX2_RequestGenerator1_BASE   (DMAMUX2_BASE + 0x0104UL)
 
#define DMAMUX2_RequestGenerator2_BASE   (DMAMUX2_BASE + 0x0108UL)
 
#define DMAMUX2_RequestGenerator3_BASE   (DMAMUX2_BASE + 0x010CUL)
 
#define DMAMUX2_RequestGenerator4_BASE   (DMAMUX2_BASE + 0x0110UL)
 
#define DMAMUX2_RequestGenerator5_BASE   (DMAMUX2_BASE + 0x0114UL)
 
#define DMAMUX2_RequestGenerator6_BASE   (DMAMUX2_BASE + 0x0118UL)
 
#define DMAMUX2_RequestGenerator7_BASE   (DMAMUX2_BASE + 0x011CUL)
 
#define DMAMUX2_ChannelStatus_BASE   (DMAMUX2_BASE + 0x0080UL)
 
#define DMAMUX2_RequestGenStatus_BASE   (DMAMUX2_BASE + 0x0140UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define DMAMUX1_Channel0_BASE   (DMAMUX1_BASE)
 
#define DMAMUX1_Channel1_BASE   (DMAMUX1_BASE + 0x0004UL)
 
#define DMAMUX1_Channel2_BASE   (DMAMUX1_BASE + 0x0008UL)
 
#define DMAMUX1_Channel3_BASE   (DMAMUX1_BASE + 0x000CUL)
 
#define DMAMUX1_Channel4_BASE   (DMAMUX1_BASE + 0x0010UL)
 
#define DMAMUX1_Channel5_BASE   (DMAMUX1_BASE + 0x0014UL)
 
#define DMAMUX1_Channel6_BASE   (DMAMUX1_BASE + 0x0018UL)
 
#define DMAMUX1_Channel7_BASE   (DMAMUX1_BASE + 0x001CUL)
 
#define DMAMUX1_Channel8_BASE   (DMAMUX1_BASE + 0x0020UL)
 
#define DMAMUX1_Channel9_BASE   (DMAMUX1_BASE + 0x0024UL)
 
#define DMAMUX1_Channel10_BASE   (DMAMUX1_BASE + 0x0028UL)
 
#define DMAMUX1_Channel11_BASE   (DMAMUX1_BASE + 0x002CUL)
 
#define DMAMUX1_Channel12_BASE   (DMAMUX1_BASE + 0x0030UL)
 
#define DMAMUX1_Channel13_BASE   (DMAMUX1_BASE + 0x0034UL)
 
#define DMAMUX1_Channel14_BASE   (DMAMUX1_BASE + 0x0038UL)
 
#define DMAMUX1_Channel15_BASE   (DMAMUX1_BASE + 0x003CUL)
 
#define DMAMUX1_RequestGenerator0_BASE   (DMAMUX1_BASE + 0x0100UL)
 
#define DMAMUX1_RequestGenerator1_BASE   (DMAMUX1_BASE + 0x0104UL)
 
#define DMAMUX1_RequestGenerator2_BASE   (DMAMUX1_BASE + 0x0108UL)
 
#define DMAMUX1_RequestGenerator3_BASE   (DMAMUX1_BASE + 0x010CUL)
 
#define DMAMUX1_RequestGenerator4_BASE   (DMAMUX1_BASE + 0x0110UL)
 
#define DMAMUX1_RequestGenerator5_BASE   (DMAMUX1_BASE + 0x0114UL)
 
#define DMAMUX1_RequestGenerator6_BASE   (DMAMUX1_BASE + 0x0118UL)
 
#define DMAMUX1_RequestGenerator7_BASE   (DMAMUX1_BASE + 0x011CUL)
 
#define DMAMUX1_ChannelStatus_BASE   (DMAMUX1_BASE + 0x0080UL)
 
#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   (0x5C001000UL)
 
#define MDMA_Channel0_BASE   (MDMA_BASE + 0x00000040UL)
 
#define MDMA_Channel1_BASE   (MDMA_BASE + 0x00000080UL)
 
#define MDMA_Channel2_BASE   (MDMA_BASE + 0x000000C0UL)
 
#define MDMA_Channel3_BASE   (MDMA_BASE + 0x00000100UL)
 
#define MDMA_Channel4_BASE   (MDMA_BASE + 0x00000140UL)
 
#define MDMA_Channel5_BASE   (MDMA_BASE + 0x00000180UL)
 
#define MDMA_Channel6_BASE   (MDMA_BASE + 0x000001C0UL)
 
#define MDMA_Channel7_BASE   (MDMA_BASE + 0x00000200UL)
 
#define MDMA_Channel8_BASE   (MDMA_BASE + 0x00000240UL)
 
#define MDMA_Channel9_BASE   (MDMA_BASE + 0x00000280UL)
 
#define MDMA_Channel10_BASE   (MDMA_BASE + 0x000002C0UL)
 
#define MDMA_Channel11_BASE   (MDMA_BASE + 0x00000300UL)
 
#define MDMA_Channel12_BASE   (MDMA_BASE + 0x00000340UL)
 
#define MDMA_Channel13_BASE   (MDMA_BASE + 0x00000380UL)
 
#define MDMA_Channel14_BASE   (MDMA_BASE + 0x000003C0UL)
 
#define MDMA_Channel15_BASE   (MDMA_BASE + 0x00000400UL)
 
#define RAMECC1_Monitor1_BASE   (RAMECC1_BASE + 0x20UL)
 
#define RAMECC1_Monitor2_BASE   (RAMECC1_BASE + 0x40UL)
 
#define RAMECC1_Monitor3_BASE   (RAMECC1_BASE + 0x60UL)
 
#define RAMECC1_Monitor4_BASE   (RAMECC1_BASE + 0x80UL)
 
#define RAMECC1_Monitor5_BASE   (RAMECC1_BASE + 0xA0UL)
 
#define RAMECC2_Monitor1_BASE   (RAMECC2_BASE + 0x20UL)
 
#define RAMECC2_Monitor2_BASE   (RAMECC2_BASE + 0x40UL)
 
#define RAMECC2_Monitor3_BASE   (RAMECC2_BASE + 0x60UL)
 
#define RAMECC2_Monitor4_BASE   (RAMECC2_BASE + 0x80UL)
 
#define RAMECC2_Monitor5_BASE   (RAMECC2_BASE + 0xA0UL)
 
#define RAMECC3_Monitor1_BASE   (RAMECC3_BASE + 0x20UL)
 
#define RAMECC3_Monitor2_BASE   (RAMECC3_BASE + 0x40UL)
 
#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)
 
#define D1_ITCMRAM_BASE   (0x00000000UL)
 
#define D1_ITCMICP_BASE   (0x00100000UL)
 
#define D1_DTCMRAM_BASE   (0x20000000UL)
 
#define D1_AXIFLASH_BASE   (0x08000000UL)
 
#define D1_AXIICP_BASE   (0x1FF00000UL)
 
#define D1_AXISRAM_BASE   (0x24000000UL)
 
#define D2_AXISRAM_BASE   (0x10000000UL)
 
#define D2_AHBSRAM_BASE   (0x30000000UL)
 
#define D3_BKPSRAM_BASE   (0x38800000UL)
 
#define D3_SRAM_BASE   (0x38000000UL)
 
#define PERIPH_BASE   (0x40000000UL)
 
#define QSPI_BASE   (0x90000000UL)
 
#define FLASH_BANK1_BASE   (0x08000000UL)
 
#define FLASH_BANK2_BASE   (0x08100000UL)
 
#define FLASH_END   (0x081FFFFFUL)
 
#define FLASH_BASE   FLASH_BANK1_BASE
 
#define UID_BASE   (0x1FF1E800UL)
 
#define FLASHSIZE_BASE   (0x1FF1E880UL)
 
#define D2_APB1PERIPH_BASE   PERIPH_BASE
 
#define D2_APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define D2_AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define D2_AHB2PERIPH_BASE   (PERIPH_BASE + 0x08020000UL)
 
#define D1_APB1PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)
 
#define D1_AHB1PERIPH_BASE   (PERIPH_BASE + 0x12000000UL)
 
#define D3_APB1PERIPH_BASE   (PERIPH_BASE + 0x18000000UL)
 
#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)
 
#define APB1PERIPH_BASE   PERIPH_BASE
 
#define APB2PERIPH_BASE   (PERIPH_BASE + 0x00010000UL)
 
#define AHB1PERIPH_BASE   (PERIPH_BASE + 0x00020000UL)
 
#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)
 
#define MDMA_BASE   (D1_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2D_BASE   (D1_AHB1PERIPH_BASE + 0x1000UL)
 
#define JPGDEC_BASE   (D1_AHB1PERIPH_BASE + 0x3000UL)
 
#define FLASH_R_BASE   (D1_AHB1PERIPH_BASE + 0x2000UL)
 
#define FMC_R_BASE   (D1_AHB1PERIPH_BASE + 0x4000UL)
 
#define QSPI_R_BASE   (D1_AHB1PERIPH_BASE + 0x5000UL)
 
#define DLYB_QSPI_BASE   (D1_AHB1PERIPH_BASE + 0x6000UL)
 
#define SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x7000UL)
 
#define DLYB_SDMMC1_BASE   (D1_AHB1PERIPH_BASE + 0x8000UL)
 
#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)
 
#define DMA1_BASE   (D2_AHB1PERIPH_BASE + 0x0000UL)
 
#define DMA2_BASE   (D2_AHB1PERIPH_BASE + 0x0400UL)
 
#define DMAMUX1_BASE   (D2_AHB1PERIPH_BASE + 0x0800UL)
 
#define ADC1_BASE   (D2_AHB1PERIPH_BASE + 0x2000UL)
 
#define ADC2_BASE   (D2_AHB1PERIPH_BASE + 0x2100UL)
 
#define ADC12_COMMON_BASE   (D2_AHB1PERIPH_BASE + 0x2300UL)
 
#define ETH_BASE   (D2_AHB1PERIPH_BASE + 0x8000UL)
 
#define ETH_MAC_BASE   (ETH_BASE)
 
#define USB1_OTG_HS_PERIPH_BASE   (0x40040000UL)
 
#define USB2_OTG_FS_PERIPH_BASE   (0x40080000UL)
 
#define USB_OTG_GLOBAL_BASE   (0x000UL)
 
#define USB_OTG_DEVICE_BASE   (0x800UL)
 
#define USB_OTG_IN_ENDPOINT_BASE   (0x900UL)
 
#define USB_OTG_OUT_ENDPOINT_BASE   (0xB00UL)
 
#define USB_OTG_EP_REG_SIZE   (0x20UL)
 
#define USB_OTG_HOST_BASE   (0x400UL)
 
#define USB_OTG_HOST_PORT_BASE   (0x440UL)
 
#define USB_OTG_HOST_CHANNEL_BASE   (0x500UL)
 
#define USB_OTG_HOST_CHANNEL_SIZE   (0x20UL)
 
#define USB_OTG_PCGCCTL_BASE   (0xE00UL)
 
#define USB_OTG_FIFO_BASE   (0x1000UL)
 
#define USB_OTG_FIFO_SIZE   (0x1000UL)
 
#define DCMI_BASE   (D2_AHB2PERIPH_BASE + 0x0000UL)
 
#define CRYP_BASE   (D2_AHB2PERIPH_BASE + 0x1000UL)
 
#define HASH_BASE   (D2_AHB2PERIPH_BASE + 0x1400UL)
 
#define HASH_DIGEST_BASE   (D2_AHB2PERIPH_BASE + 0x1710UL)
 
#define RNG_BASE   (D2_AHB2PERIPH_BASE + 0x1800UL)
 
#define SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2400UL)
 
#define DLYB_SDMMC2_BASE   (D2_AHB2PERIPH_BASE + 0x2800UL)
 
#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)
 
#define GPIOA_BASE   (D3_AHB1PERIPH_BASE + 0x0000UL)
 
#define GPIOB_BASE   (D3_AHB1PERIPH_BASE + 0x0400UL)
 
#define GPIOC_BASE   (D3_AHB1PERIPH_BASE + 0x0800UL)
 
#define GPIOD_BASE   (D3_AHB1PERIPH_BASE + 0x0C00UL)
 
#define GPIOE_BASE   (D3_AHB1PERIPH_BASE + 0x1000UL)
 
#define GPIOF_BASE   (D3_AHB1PERIPH_BASE + 0x1400UL)
 
#define GPIOG_BASE   (D3_AHB1PERIPH_BASE + 0x1800UL)
 
#define GPIOH_BASE   (D3_AHB1PERIPH_BASE + 0x1C00UL)
 
#define GPIOI_BASE   (D3_AHB1PERIPH_BASE + 0x2000UL)
 
#define GPIOJ_BASE   (D3_AHB1PERIPH_BASE + 0x2400UL)
 
#define GPIOK_BASE   (D3_AHB1PERIPH_BASE + 0x2800UL)
 
#define RCC_BASE   (D3_AHB1PERIPH_BASE + 0x4400UL)
 
#define PWR_BASE   (D3_AHB1PERIPH_BASE + 0x4800UL)
 
#define CRC_BASE   (D3_AHB1PERIPH_BASE + 0x4C00UL)
 
#define BDMA_BASE   (D3_AHB1PERIPH_BASE + 0x5400UL)
 
#define DMAMUX2_BASE   (D3_AHB1PERIPH_BASE + 0x5800UL)
 
#define ADC3_BASE   (D3_AHB1PERIPH_BASE + 0x6000UL)
 
#define ADC3_COMMON_BASE   (D3_AHB1PERIPH_BASE + 0x6300UL)
 
#define HSEM_BASE   (D3_AHB1PERIPH_BASE + 0x6400UL)
 
#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)
 
#define LTDC_BASE   (D1_APB1PERIPH_BASE + 0x1000UL)
 
#define LTDC_Layer1_BASE   (LTDC_BASE + 0x84UL)
 
#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)
 
#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)
 
#define TIM2_BASE   (D2_APB1PERIPH_BASE + 0x0000UL)
 
#define TIM3_BASE   (D2_APB1PERIPH_BASE + 0x0400UL)
 
#define TIM4_BASE   (D2_APB1PERIPH_BASE + 0x0800UL)
 
#define TIM5_BASE   (D2_APB1PERIPH_BASE + 0x0C00UL)
 
#define TIM6_BASE   (D2_APB1PERIPH_BASE + 0x1000UL)
 
#define TIM7_BASE   (D2_APB1PERIPH_BASE + 0x1400UL)
 
#define TIM12_BASE   (D2_APB1PERIPH_BASE + 0x1800UL)
 
#define TIM13_BASE   (D2_APB1PERIPH_BASE + 0x1C00UL)
 
#define TIM14_BASE   (D2_APB1PERIPH_BASE + 0x2000UL)
 
#define LPTIM1_BASE   (D2_APB1PERIPH_BASE + 0x2400UL)
 
#define SPI2_BASE   (D2_APB1PERIPH_BASE + 0x3800UL)
 
#define SPI3_BASE   (D2_APB1PERIPH_BASE + 0x3C00UL)
 
#define SPDIFRX_BASE   (D2_APB1PERIPH_BASE + 0x4000UL)
 
#define USART2_BASE   (D2_APB1PERIPH_BASE + 0x4400UL)
 
#define USART3_BASE   (D2_APB1PERIPH_BASE + 0x4800UL)
 
#define UART4_BASE   (D2_APB1PERIPH_BASE + 0x4C00UL)
 
#define UART5_BASE   (D2_APB1PERIPH_BASE + 0x5000UL)
 
#define I2C1_BASE   (D2_APB1PERIPH_BASE + 0x5400UL)
 
#define I2C2_BASE   (D2_APB1PERIPH_BASE + 0x5800UL)
 
#define I2C3_BASE   (D2_APB1PERIPH_BASE + 0x5C00UL)
 
#define CEC_BASE   (D2_APB1PERIPH_BASE + 0x6C00UL)
 
#define DAC1_BASE   (D2_APB1PERIPH_BASE + 0x7400UL)
 
#define UART7_BASE   (D2_APB1PERIPH_BASE + 0x7800UL)
 
#define UART8_BASE   (D2_APB1PERIPH_BASE + 0x7C00UL)
 
#define CRS_BASE   (D2_APB1PERIPH_BASE + 0x8400UL)
 
#define SWPMI1_BASE   (D2_APB1PERIPH_BASE + 0x8800UL)
 
#define OPAMP_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP1_BASE   (D2_APB1PERIPH_BASE + 0x9000UL)
 
#define OPAMP2_BASE   (D2_APB1PERIPH_BASE + 0x9010UL)
 
#define MDIOS_BASE   (D2_APB1PERIPH_BASE + 0x9400UL)
 
#define FDCAN1_BASE   (D2_APB1PERIPH_BASE + 0xA000UL)
 
#define FDCAN2_BASE   (D2_APB1PERIPH_BASE + 0xA400UL)
 
#define FDCAN_CCU_BASE   (D2_APB1PERIPH_BASE + 0xA800UL)
 
#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)
 
#define TIM1_BASE   (D2_APB2PERIPH_BASE + 0x0000UL)
 
#define TIM8_BASE   (D2_APB2PERIPH_BASE + 0x0400UL)
 
#define USART1_BASE   (D2_APB2PERIPH_BASE + 0x1000UL)
 
#define USART6_BASE   (D2_APB2PERIPH_BASE + 0x1400UL)
 
#define SPI1_BASE   (D2_APB2PERIPH_BASE + 0x3000UL)
 
#define SPI4_BASE   (D2_APB2PERIPH_BASE + 0x3400UL)
 
#define TIM15_BASE   (D2_APB2PERIPH_BASE + 0x4000UL)
 
#define TIM16_BASE   (D2_APB2PERIPH_BASE + 0x4400UL)
 
#define TIM17_BASE   (D2_APB2PERIPH_BASE + 0x4800UL)
 
#define SPI5_BASE   (D2_APB2PERIPH_BASE + 0x5000UL)
 
#define SAI1_BASE   (D2_APB2PERIPH_BASE + 0x5800UL)
 
#define SAI1_Block_A_BASE   (SAI1_BASE + 0x004UL)
 
#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)
 
#define SAI2_BASE   (D2_APB2PERIPH_BASE + 0x5C00UL)
 
#define SAI2_Block_A_BASE   (SAI2_BASE + 0x004UL)
 
#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)
 
#define SAI3_BASE   (D2_APB2PERIPH_BASE + 0x6000UL)
 
#define SAI3_Block_A_BASE   (SAI3_BASE + 0x004UL)
 
#define SAI3_Block_B_BASE   (SAI3_BASE + 0x024UL)
 
#define DFSDM1_BASE   (D2_APB2PERIPH_BASE + 0x7000UL)
 
#define DFSDM1_Channel0_BASE   (DFSDM1_BASE + 0x00UL)
 
#define DFSDM1_Channel1_BASE   (DFSDM1_BASE + 0x20UL)
 
#define DFSDM1_Channel2_BASE   (DFSDM1_BASE + 0x40UL)
 
#define DFSDM1_Channel3_BASE   (DFSDM1_BASE + 0x60UL)
 
#define DFSDM1_Channel4_BASE   (DFSDM1_BASE + 0x80UL)
 
#define DFSDM1_Channel5_BASE   (DFSDM1_BASE + 0xA0UL)
 
#define DFSDM1_Channel6_BASE   (DFSDM1_BASE + 0xC0UL)
 
#define DFSDM1_Channel7_BASE   (DFSDM1_BASE + 0xE0UL)
 
#define DFSDM1_Filter0_BASE   (DFSDM1_BASE + 0x100UL)
 
#define DFSDM1_Filter1_BASE   (DFSDM1_BASE + 0x180UL)
 
#define DFSDM1_Filter2_BASE   (DFSDM1_BASE + 0x200UL)
 
#define DFSDM1_Filter3_BASE   (DFSDM1_BASE + 0x280UL)
 
#define HRTIM1_BASE   (D2_APB2PERIPH_BASE + 0x7400UL)
 
#define HRTIM1_TIMA_BASE   (HRTIM1_BASE + 0x00000080UL)
 
#define HRTIM1_TIMB_BASE   (HRTIM1_BASE + 0x00000100UL)
 
#define HRTIM1_TIMC_BASE   (HRTIM1_BASE + 0x00000180UL)
 
#define HRTIM1_TIMD_BASE   (HRTIM1_BASE + 0x00000200UL)
 
#define HRTIM1_TIME_BASE   (HRTIM1_BASE + 0x00000280UL)
 
#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)
 
#define EXTI_BASE   (D3_APB1PERIPH_BASE + 0x0000UL)
 
#define EXTI_D1_BASE   (EXTI_BASE + 0x0080UL)
 
#define EXTI_D2_BASE   (EXTI_BASE + 0x00C0UL)
 
#define SYSCFG_BASE   (D3_APB1PERIPH_BASE + 0x0400UL)
 
#define LPUART1_BASE   (D3_APB1PERIPH_BASE + 0x0C00UL)
 
#define SPI6_BASE   (D3_APB1PERIPH_BASE + 0x1400UL)
 
#define I2C4_BASE   (D3_APB1PERIPH_BASE + 0x1C00UL)
 
#define LPTIM2_BASE   (D3_APB1PERIPH_BASE + 0x2400UL)
 
#define LPTIM3_BASE   (D3_APB1PERIPH_BASE + 0x2800UL)
 
#define LPTIM4_BASE   (D3_APB1PERIPH_BASE + 0x2C00UL)
 
#define LPTIM5_BASE   (D3_APB1PERIPH_BASE + 0x3000UL)
 
#define COMP12_BASE   (D3_APB1PERIPH_BASE + 0x3800UL)
 
#define COMP1_BASE   (COMP12_BASE + 0x0CUL)
 
#define COMP2_BASE   (COMP12_BASE + 0x10UL)
 
#define VREFBUF_BASE   (D3_APB1PERIPH_BASE + 0x3C00UL)
 
#define RTC_BASE   (D3_APB1PERIPH_BASE + 0x4000UL)
 
#define IWDG1_BASE   (D3_APB1PERIPH_BASE + 0x4800UL)
 
#define SAI4_BASE   (D3_APB1PERIPH_BASE + 0x5400UL)
 
#define SAI4_Block_A_BASE   (SAI4_BASE + 0x004UL)
 
#define SAI4_Block_B_BASE   (SAI4_BASE + 0x024UL)
 
#define BDMA_Channel0_BASE   (BDMA_BASE + 0x0008UL)
 
#define BDMA_Channel1_BASE   (BDMA_BASE + 0x001CUL)
 
#define BDMA_Channel2_BASE   (BDMA_BASE + 0x0030UL)
 
#define BDMA_Channel3_BASE   (BDMA_BASE + 0x0044UL)
 
#define BDMA_Channel4_BASE   (BDMA_BASE + 0x0058UL)
 
#define BDMA_Channel5_BASE   (BDMA_BASE + 0x006CUL)
 
#define BDMA_Channel6_BASE   (BDMA_BASE + 0x0080UL)
 
#define BDMA_Channel7_BASE   (BDMA_BASE + 0x0094UL)
 
#define DMAMUX2_Channel0_BASE   (DMAMUX2_BASE)
 
#define DMAMUX2_Channel1_BASE   (DMAMUX2_BASE + 0x0004UL)
 
#define DMAMUX2_Channel2_BASE   (DMAMUX2_BASE + 0x0008UL)
 
#define DMAMUX2_Channel3_BASE   (DMAMUX2_BASE + 0x000CUL)
 
#define DMAMUX2_Channel4_BASE   (DMAMUX2_BASE + 0x0010UL)
 
#define DMAMUX2_Channel5_BASE   (DMAMUX2_BASE + 0x0014UL)
 
#define DMAMUX2_Channel6_BASE   (DMAMUX2_BASE + 0x0018UL)
 
#define DMAMUX2_Channel7_BASE   (DMAMUX2_BASE + 0x001CUL)
 
#define DMAMUX2_RequestGenerator0_BASE   (DMAMUX2_BASE + 0x0100UL)
 
#define DMAMUX2_RequestGenerator1_BASE   (DMAMUX2_BASE + 0x0104UL)
 
#define DMAMUX2_RequestGenerator2_BASE   (DMAMUX2_BASE + 0x0108UL)
 
#define DMAMUX2_RequestGenerator3_BASE   (DMAMUX2_BASE + 0x010CUL)
 
#define DMAMUX2_RequestGenerator4_BASE   (DMAMUX2_BASE + 0x0110UL)
 
#define DMAMUX2_RequestGenerator5_BASE   (DMAMUX2_BASE + 0x0114UL)
 
#define DMAMUX2_RequestGenerator6_BASE   (DMAMUX2_BASE + 0x0118UL)
 
#define DMAMUX2_RequestGenerator7_BASE   (DMAMUX2_BASE + 0x011CUL)
 
#define DMAMUX2_ChannelStatus_BASE   (DMAMUX2_BASE + 0x0080UL)
 
#define DMAMUX2_RequestGenStatus_BASE   (DMAMUX2_BASE + 0x0140UL)
 
#define DMA1_Stream0_BASE   (DMA1_BASE + 0x010UL)
 
#define DMA1_Stream1_BASE   (DMA1_BASE + 0x028UL)
 
#define DMA1_Stream2_BASE   (DMA1_BASE + 0x040UL)
 
#define DMA1_Stream3_BASE   (DMA1_BASE + 0x058UL)
 
#define DMA1_Stream4_BASE   (DMA1_BASE + 0x070UL)
 
#define DMA1_Stream5_BASE   (DMA1_BASE + 0x088UL)
 
#define DMA1_Stream6_BASE   (DMA1_BASE + 0x0A0UL)
 
#define DMA1_Stream7_BASE   (DMA1_BASE + 0x0B8UL)
 
#define DMA2_Stream0_BASE   (DMA2_BASE + 0x010UL)
 
#define DMA2_Stream1_BASE   (DMA2_BASE + 0x028UL)
 
#define DMA2_Stream2_BASE   (DMA2_BASE + 0x040UL)
 
#define DMA2_Stream3_BASE   (DMA2_BASE + 0x058UL)
 
#define DMA2_Stream4_BASE   (DMA2_BASE + 0x070UL)
 
#define DMA2_Stream5_BASE   (DMA2_BASE + 0x088UL)
 
#define DMA2_Stream6_BASE   (DMA2_BASE + 0x0A0UL)
 
#define DMA2_Stream7_BASE   (DMA2_BASE + 0x0B8UL)
 
#define DMAMUX1_Channel0_BASE   (DMAMUX1_BASE)
 
#define DMAMUX1_Channel1_BASE   (DMAMUX1_BASE + 0x0004UL)
 
#define DMAMUX1_Channel2_BASE   (DMAMUX1_BASE + 0x0008UL)
 
#define DMAMUX1_Channel3_BASE   (DMAMUX1_BASE + 0x000CUL)
 
#define DMAMUX1_Channel4_BASE   (DMAMUX1_BASE + 0x0010UL)
 
#define DMAMUX1_Channel5_BASE   (DMAMUX1_BASE + 0x0014UL)
 
#define DMAMUX1_Channel6_BASE   (DMAMUX1_BASE + 0x0018UL)
 
#define DMAMUX1_Channel7_BASE   (DMAMUX1_BASE + 0x001CUL)
 
#define DMAMUX1_Channel8_BASE   (DMAMUX1_BASE + 0x0020UL)
 
#define DMAMUX1_Channel9_BASE   (DMAMUX1_BASE + 0x0024UL)
 
#define DMAMUX1_Channel10_BASE   (DMAMUX1_BASE + 0x0028UL)
 
#define DMAMUX1_Channel11_BASE   (DMAMUX1_BASE + 0x002CUL)
 
#define DMAMUX1_Channel12_BASE   (DMAMUX1_BASE + 0x0030UL)
 
#define DMAMUX1_Channel13_BASE   (DMAMUX1_BASE + 0x0034UL)
 
#define DMAMUX1_Channel14_BASE   (DMAMUX1_BASE + 0x0038UL)
 
#define DMAMUX1_Channel15_BASE   (DMAMUX1_BASE + 0x003CUL)
 
#define DMAMUX1_RequestGenerator0_BASE   (DMAMUX1_BASE + 0x0100UL)
 
#define DMAMUX1_RequestGenerator1_BASE   (DMAMUX1_BASE + 0x0104UL)
 
#define DMAMUX1_RequestGenerator2_BASE   (DMAMUX1_BASE + 0x0108UL)
 
#define DMAMUX1_RequestGenerator3_BASE   (DMAMUX1_BASE + 0x010CUL)
 
#define DMAMUX1_RequestGenerator4_BASE   (DMAMUX1_BASE + 0x0110UL)
 
#define DMAMUX1_RequestGenerator5_BASE   (DMAMUX1_BASE + 0x0114UL)
 
#define DMAMUX1_RequestGenerator6_BASE   (DMAMUX1_BASE + 0x0118UL)
 
#define DMAMUX1_RequestGenerator7_BASE   (DMAMUX1_BASE + 0x011CUL)
 
#define DMAMUX1_ChannelStatus_BASE   (DMAMUX1_BASE + 0x0080UL)
 
#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)
 
#define FMC_Bank1_R_BASE   (FMC_R_BASE + 0x0000UL)
 
#define FMC_Bank1E_R_BASE   (FMC_R_BASE + 0x0104UL)
 
#define FMC_Bank2_R_BASE   (FMC_R_BASE + 0x0060UL)
 
#define FMC_Bank3_R_BASE   (FMC_R_BASE + 0x0080UL)
 
#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)
 
#define DBGMCU_BASE   (0x5C001000UL)
 
#define MDMA_Channel0_BASE   (MDMA_BASE + 0x00000040UL)
 
#define MDMA_Channel1_BASE   (MDMA_BASE + 0x00000080UL)
 
#define MDMA_Channel2_BASE   (MDMA_BASE + 0x000000C0UL)
 
#define MDMA_Channel3_BASE   (MDMA_BASE + 0x00000100UL)
 
#define MDMA_Channel4_BASE   (MDMA_BASE + 0x00000140UL)
 
#define MDMA_Channel5_BASE   (MDMA_BASE + 0x00000180UL)
 
#define MDMA_Channel6_BASE   (MDMA_BASE + 0x000001C0UL)
 
#define MDMA_Channel7_BASE   (MDMA_BASE + 0x00000200UL)
 
#define MDMA_Channel8_BASE   (MDMA_BASE + 0x00000240UL)
 
#define MDMA_Channel9_BASE   (MDMA_BASE + 0x00000280UL)
 
#define MDMA_Channel10_BASE   (MDMA_BASE + 0x000002C0UL)
 
#define MDMA_Channel11_BASE   (MDMA_BASE + 0x00000300UL)
 
#define MDMA_Channel12_BASE   (MDMA_BASE + 0x00000340UL)
 
#define MDMA_Channel13_BASE   (MDMA_BASE + 0x00000380UL)
 
#define MDMA_Channel14_BASE   (MDMA_BASE + 0x000003C0UL)
 
#define MDMA_Channel15_BASE   (MDMA_BASE + 0x00000400UL)
 
#define RAMECC1_Monitor1_BASE   (RAMECC1_BASE + 0x20UL)
 
#define RAMECC1_Monitor2_BASE   (RAMECC1_BASE + 0x40UL)
 
#define RAMECC1_Monitor3_BASE   (RAMECC1_BASE + 0x60UL)
 
#define RAMECC1_Monitor4_BASE   (RAMECC1_BASE + 0x80UL)
 
#define RAMECC1_Monitor5_BASE   (RAMECC1_BASE + 0xA0UL)
 
#define RAMECC2_Monitor1_BASE   (RAMECC2_BASE + 0x20UL)
 
#define RAMECC2_Monitor2_BASE   (RAMECC2_BASE + 0x40UL)
 
#define RAMECC2_Monitor3_BASE   (RAMECC2_BASE + 0x60UL)
 
#define RAMECC2_Monitor4_BASE   (RAMECC2_BASE + 0x80UL)
 
#define RAMECC2_Monitor5_BASE   (RAMECC2_BASE + 0xA0UL)
 
#define RAMECC3_Monitor1_BASE   (RAMECC3_BASE + 0x20UL)
 
#define RAMECC3_Monitor2_BASE   (RAMECC3_BASE + 0x40UL)
 
#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)
 

Macro Definition Documentation

◆ AHB2PERIPH_BASE [1/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [2/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [3/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [4/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [5/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [6/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [7/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [8/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [9/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [10/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [11/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [12/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [13/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [14/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [15/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [16/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x10000000UL)

APB1 peripherals

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [17/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [18/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)

D1_AHB1PERIPH peripherals

◆ AHB2PERIPH_BASE [19/19]

#define AHB2PERIPH_BASE   (PERIPH_BASE + 0x08000000UL)

D1_AHB1PERIPH peripherals

◆ BKPSRAM_BASE [1/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [2/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [3/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [4/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [5/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [6/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [7/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [8/16]

#define BKPSRAM_BASE   0x40024000UL

Backup SRAM(4 KB) base address in the alias region

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [9/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [10/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [11/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [12/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [13/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [14/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [15/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BASE [16/16]

#define BKPSRAM_BASE   0x40024000UL

Base address of : Backup SRAM(4 KB)

◆ BKPSRAM_BB_BASE [1/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [2/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [3/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [4/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [5/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [6/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [7/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ BKPSRAM_BB_BASE [8/8]

#define BKPSRAM_BB_BASE   0x42480000UL

Backup SRAM(4 KB) base address in the bit-band region

◆ CCMDATARAM_BASE [1/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [2/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [3/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [4/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [5/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [6/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [7/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_BASE [8/8]

#define CCMDATARAM_BASE   0x10000000UL

CCM(core coupled memory) data RAM(64 KB) base address in the alias region

◆ CCMDATARAM_END [1/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [2/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [3/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [4/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [5/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [6/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [7/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ CCMDATARAM_END [8/8]

#define CCMDATARAM_END   0x1000FFFFUL

CCM data RAM end address

◆ D1_AXIFLASH_BASE [1/3]

#define D1_AXIFLASH_BASE   (0x08000000UL)

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

Base address of : (up to 128 KB) embedded FLASH memory accessible over AXI

◆ D1_AXIFLASH_BASE [2/3]

#define D1_AXIFLASH_BASE   (0x08000000UL)

Base address of : (up to 128 KB) embedded FLASH memory accessible over AXI

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ D1_AXIFLASH_BASE [3/3]

#define D1_AXIFLASH_BASE   (0x08000000UL)

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ D1_AXIICP_BASE [1/3]

#define D1_AXIICP_BASE   (0x1FF00000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over AXI

◆ D1_AXIICP_BASE [2/3]

#define D1_AXIICP_BASE   (0x1FF00000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over AXI

◆ D1_AXIICP_BASE [3/3]

#define D1_AXIICP_BASE   (0x1FF00000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over AXI

◆ D1_AXISRAM_BASE [1/3]

#define D1_AXISRAM_BASE   (0x24000000UL)

Base address of : (up to 512KB) system data RAM accessible over over AXI

◆ D1_AXISRAM_BASE [2/3]

#define D1_AXISRAM_BASE   (0x24000000UL)

Base address of : (up to 512KB) system data RAM accessible over over AXI

◆ D1_AXISRAM_BASE [3/3]

#define D1_AXISRAM_BASE   (0x24000000UL)

Base address of : (up to 512KB) system data RAM accessible over over AXI

◆ D1_DTCMRAM_BASE [1/3]

#define D1_DTCMRAM_BASE   (0x20000000UL)

Base address of : 128KB system data RAM accessible over DTCM

◆ D1_DTCMRAM_BASE [2/3]

#define D1_DTCMRAM_BASE   (0x20000000UL)

Base address of : 128KB system data RAM accessible over DTCM

◆ D1_DTCMRAM_BASE [3/3]

#define D1_DTCMRAM_BASE   (0x20000000UL)

Base address of : 128KB system data RAM accessible over DTCM

◆ D1_ITCMICP_BASE [1/3]

#define D1_ITCMICP_BASE   (0x00100000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over ITCM

◆ D1_ITCMICP_BASE [2/3]

#define D1_ITCMICP_BASE   (0x00100000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over ITCM

◆ D1_ITCMICP_BASE [3/3]

#define D1_ITCMICP_BASE   (0x00100000UL)

Base address of : (up to 128KB) embedded Test FLASH memory accessible over ITCM

◆ D1_ITCMRAM_BASE [1/3]

#define D1_ITCMRAM_BASE   (0x00000000UL)

Base address of : 64KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ D1_ITCMRAM_BASE [2/3]

#define D1_ITCMRAM_BASE   (0x00000000UL)

Base address of : 64KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ D1_ITCMRAM_BASE [3/3]

#define D1_ITCMRAM_BASE   (0x00000000UL)

Base address of : 64KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ D2_AHBSRAM_BASE [1/3]

#define D2_AHBSRAM_BASE   (0x30000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI->AHB Bridge

◆ D2_AHBSRAM_BASE [2/3]

#define D2_AHBSRAM_BASE   (0x30000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI->AHB Bridge

◆ D2_AHBSRAM_BASE [3/3]

#define D2_AHBSRAM_BASE   (0x30000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI->AHB Bridge

◆ D2_AXISRAM_BASE [1/3]

#define D2_AXISRAM_BASE   (0x10000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI

◆ D2_AXISRAM_BASE [2/3]

#define D2_AXISRAM_BASE   (0x10000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI

◆ D2_AXISRAM_BASE [3/3]

#define D2_AXISRAM_BASE   (0x10000000UL)

Base address of : (up to 288KB) system data RAM accessible over over AXI

◆ D3_AHB1PERIPH_BASE [1/3]

#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)

Legacy Peripheral memory map

◆ D3_AHB1PERIPH_BASE [2/3]

#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)

Legacy Peripheral memory map

◆ D3_AHB1PERIPH_BASE [3/3]

#define D3_AHB1PERIPH_BASE   (PERIPH_BASE + 0x18020000UL)

Legacy Peripheral memory map

◆ D3_BKPSRAM_BASE [1/3]

#define D3_BKPSRAM_BASE   (0x38800000UL)

Base address of : Backup SRAM(4 KB) over AXI->AHB Bridge

◆ D3_BKPSRAM_BASE [2/3]

#define D3_BKPSRAM_BASE   (0x38800000UL)

Base address of : Backup SRAM(4 KB) over AXI->AHB Bridge

◆ D3_BKPSRAM_BASE [3/3]

#define D3_BKPSRAM_BASE   (0x38800000UL)

Base address of : Backup SRAM(4 KB) over AXI->AHB Bridge

◆ D3_SRAM_BASE [1/3]

#define D3_SRAM_BASE   (0x38000000UL)

Base address of : Backup SRAM(64 KB) over AXI->AHB Bridge

◆ D3_SRAM_BASE [2/3]

#define D3_SRAM_BASE   (0x38000000UL)

Base address of : Backup SRAM(64 KB) over AXI->AHB Bridge

◆ D3_SRAM_BASE [3/3]

#define D3_SRAM_BASE   (0x38000000UL)

Base address of : Backup SRAM(64 KB) over AXI->AHB Bridge

◆ DAC_BASE [1/3]

#define DAC_BASE   (APB1PERIPH_BASE + 0x00007400UL)

APB2 peripherals

◆ DAC_BASE [2/3]

#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)

APB2 peripherals

◆ DAC_BASE [3/3]

#define DAC_BASE   (APB1PERIPH_BASE + 0x7400UL)

APB2 peripherals

◆ DBGMCU_BASE [1/17]

#define DBGMCU_BASE   0xE0042000UL

Debug MCU registers base address USB registers base address

USB registers base address

◆ DBGMCU_BASE [2/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [3/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [4/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [5/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [6/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [7/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [8/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [9/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [10/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [11/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [12/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [13/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [14/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [15/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [16/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DBGMCU_BASE [17/17]

#define DBGMCU_BASE   0xE0042000UL

USB registers base address

◆ DMA2D_BASE [1/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [2/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [3/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [4/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [5/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [6/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [7/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [8/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [9/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [10/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [11/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [12/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [13/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMA2D_BASE [14/14]

#define DMA2D_BASE   (AHB1PERIPH_BASE + 0xB000UL)

AHB2 peripherals

◆ DMAMUX1_RequestGenStatus_BASE [1/3]

#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)

FMC Banks registers base address

◆ DMAMUX1_RequestGenStatus_BASE [2/3]

#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)

FMC Banks registers base address

◆ DMAMUX1_RequestGenStatus_BASE [3/3]

#define DMAMUX1_RequestGenStatus_BASE   (DMAMUX1_BASE + 0x0140UL)

FMC Banks registers base address

◆ DSI_BASE [1/2]

#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)

AHB1 peripherals

◆ DSI_BASE [2/2]

#define DSI_BASE   (APB2PERIPH_BASE + 0x6C00UL)

AHB1 peripherals

◆ ETH_DMA_BASE [1/3]

#define ETH_DMA_BASE   (ETH_BASE + 0x00001000UL)

AHB2 peripherals

◆ ETH_DMA_BASE [2/3]

#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)

AHB2 peripherals

◆ ETH_DMA_BASE [3/3]

#define ETH_DMA_BASE   (ETH_BASE + 0x1000UL)

AHB2 peripherals

◆ ETH_MAC_BASE [1/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [2/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [3/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [4/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [5/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [6/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [7/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [8/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [9/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [10/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [11/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [12/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [13/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [14/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [15/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [16/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [17/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [18/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [19/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ ETH_MAC_BASE [20/20]

#define ETH_MAC_BASE   (ETH_BASE)

USB registers base address

◆ FLASH_BANK1_BASE [1/3]

#define FLASH_BANK1_BASE   (0x08000000UL)

Base address of : (up to 1 MB) Flash Bank1 accessible over AXI

Base address of : (up to 128 KB) Flash Bank1 accessible over AXI

◆ FLASH_BANK1_BASE [2/3]

#define FLASH_BANK1_BASE   (0x08000000UL)

Base address of : (up to 128 KB) Flash Bank1 accessible over AXI

Base address of : (up to 1 MB) Flash Bank1 accessible over AXI

◆ FLASH_BANK1_BASE [3/3]

#define FLASH_BANK1_BASE   (0x08000000UL)

Base address of : (up to 1 MB) Flash Bank1 accessible over AXI

◆ FLASH_BANK1_END

#define FLASH_BANK1_END   0x0803FFFFUL

FLASH END address of bank1

◆ FLASH_BANK2_BASE [1/3]

#define FLASH_BANK2_BASE   (0x08100000UL)

Base address of : (up to 1 MB) Flash Bank2 accessible over AXI

For legacy only , Flash bank 2 not available on STM32H750xx value line

◆ FLASH_BANK2_BASE [2/3]

#define FLASH_BANK2_BASE   (0x08100000UL)

For legacy only , Flash bank 2 not available on STM32H750xx value line

Base address of : (up to 1 MB) Flash Bank2 accessible over AXI

◆ FLASH_BANK2_BASE [3/3]

#define FLASH_BANK2_BASE   (0x08100000UL)

Base address of : (up to 1 MB) Flash Bank2 accessible over AXI

◆ FLASH_BASE [1/20]

#define FLASH_BASE   0x08000000UL

FLASH base address in the alias region

FLASH(up to 1 MB) base address in the alias region

FLASH(up to 2 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [2/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 1 MB) base address in the alias region

FLASH(up to 2 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [3/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 1 MB) base address in the alias region

FLASH(up to 2 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [4/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 2 MB) base address in the alias region

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [5/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 2 MB) base address in the alias region

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [6/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 2 MB) base address in the alias region

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [7/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 2 MB) base address in the alias region

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [8/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [9/20]

#define FLASH_BASE   0x08000000UL

FLASH(up to 1 MB) base address in the alias region

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [10/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [11/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [12/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [13/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [14/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [15/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [16/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [17/20]

#define FLASH_BASE   FLASHAXI_BASE

Peripheral memory map

Device electronic signature memory map

◆ FLASH_BASE [18/20]

#define FLASH_BASE   FLASH_BANK1_BASE

Device electronic signature memory map

◆ FLASH_BASE [19/20]

#define FLASH_BASE   FLASH_BANK1_BASE

Device electronic signature memory map

◆ FLASH_BASE [20/20]

#define FLASH_BASE   FLASH_BANK1_BASE

Device electronic signature memory map

◆ FLASH_END [1/19]

#define FLASH_END   0x080FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [2/19]

#define FLASH_END   0x080FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [3/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [4/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [5/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [6/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [7/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [8/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [9/19]

#define FLASH_END   0x080FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [10/19]

#define FLASH_END   0x080FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [11/19]

#define FLASH_END   0x080FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [12/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [13/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [14/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [15/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [16/19]

#define FLASH_END   0x081FFFFFUL

FLASH end address

FLASH end address

◆ FLASH_END [17/19]

#define FLASH_END   (0x081FFFFFUL)

FLASH end address

◆ FLASH_END [18/19]

#define FLASH_END   (0x0801FFFFUL)

FLASH end address

◆ FLASH_END [19/19]

#define FLASH_END   (0x081FFFFFUL)

FLASH end address

◆ FLASH_OTP_BASE [1/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [2/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [3/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [4/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [5/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [6/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [7/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [8/16]

#define FLASH_OTP_BASE   0x1FFF7800UL

Base address of : (up to 528 Bytes) embedded FLASH OTP Area

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [9/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [10/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [11/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [12/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [13/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [14/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [15/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_BASE [16/16]

#define FLASH_OTP_BASE   0x1FF0F000UL

Base address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [1/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [2/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [3/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [4/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [5/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [6/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [7/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [8/16]

#define FLASH_OTP_END   0x1FFF7A0FUL

End address of : (up to 528 Bytes) embedded FLASH OTP Area

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [9/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [10/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [11/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [12/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [13/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [14/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [15/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_OTP_END [16/16]

#define FLASH_OTP_END   0x1FF0F41FUL

End address of : (up to 1024 Bytes) embedded FLASH OTP Area

◆ FLASH_R_BASE

#define FLASH_R_BASE   (AHBPERIPH_BASE + 0x00002000UL)

Flash registers base address

◆ FLASHAXI_BASE [1/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over AXI

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [2/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over AXI

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [3/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over AXI

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [4/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [5/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [6/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [7/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHAXI_BASE [8/8]

#define FLASHAXI_BASE   0x08000000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over AXI

◆ FLASHITCM_BASE [1/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over ITCM

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [2/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over ITCM

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [3/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 1 MB) embedded FLASH memory accessible over ITCM

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [4/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [5/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [6/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [7/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHITCM_BASE [8/8]

#define FLASHITCM_BASE   0x00200000UL

Base address of : (up to 2 MB) embedded FLASH memory accessible over ITCM

◆ FLASHSIZE_BASE [1/20]

#define FLASHSIZE_BASE   0x1FFFF7E0UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [2/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [3/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [4/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [5/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [6/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [7/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [8/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [9/20]

#define FLASHSIZE_BASE   0x1FFF7A22UL

FLASH Size register base address

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [10/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [11/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [12/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [13/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [14/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [15/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [16/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [17/20]

#define FLASHSIZE_BASE   0x1FF0F442UL

FLASH Size register base address

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [18/20]

#define FLASHSIZE_BASE   (0x1FF1E880UL)

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [19/20]

#define FLASHSIZE_BASE   (0x1FF1E880UL)

FLASH Size register base address Peripheral memory map

◆ FLASHSIZE_BASE [20/20]

#define FLASHSIZE_BASE   (0x1FF1E880UL)

FLASH Size register base address Peripheral memory map

◆ FMC_Bank5_6_R_BASE [1/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [2/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [3/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [4/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [5/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_Bank5_6_R_BASE [6/6]

#define FMC_Bank5_6_R_BASE   (FMC_R_BASE + 0x0140UL)

Debug MCU registers base address

◆ FMC_R_BASE [1/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [2/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [3/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [4/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [5/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [6/14]

#define FMC_R_BASE   0xA0000000UL

FMC registers base address

Base address of : FMC Control registers

◆ FMC_R_BASE [7/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [8/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [9/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [10/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [11/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [12/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [13/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FMC_R_BASE [14/14]

#define FMC_R_BASE   0xA0000000UL

Base address of : FMC Control registers

◆ FSMC_Bank4_R_BASE [1/2]

#define FSMC_Bank4_R_BASE   (FSMC_R_BASE + 0x00A0UL)

Debug MCU registers base address

◆ FSMC_Bank4_R_BASE [2/2]

#define FSMC_Bank4_R_BASE   (FSMC_R_BASE + 0x00A0UL)

Debug MCU registers base address

◆ FSMC_R_BASE [1/2]

#define FSMC_R_BASE   0xA0000000UL

FSMC registers base address

◆ FSMC_R_BASE [2/2]

#define FSMC_R_BASE   0xA0000000UL

FSMC registers base address

◆ GPV_BASE [1/3]

#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)

GPV_BASE (PERIPH_BASE + 0x11000000UL)

◆ GPV_BASE [2/3]

#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)

GPV_BASE (PERIPH_BASE + 0x11000000UL)

◆ GPV_BASE [3/3]

#define GPV_BASE   (PERIPH_BASE + 0x11000000UL)

GPV_BASE (PERIPH_BASE + 0x11000000UL)

◆ HRTIM1_COMMON_BASE [1/3]

#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)

D3_APB1PERIPH peripherals

◆ HRTIM1_COMMON_BASE [2/3]

#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)

D3_APB1PERIPH peripherals

◆ HRTIM1_COMMON_BASE [3/3]

#define HRTIM1_COMMON_BASE   (HRTIM1_BASE + 0x00000380UL)

D3_APB1PERIPH peripherals

◆ LTDC_Layer2_BASE [1/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)

AHB1 peripherals

◆ LTDC_Layer2_BASE [2/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)

AHB1 peripherals

◆ LTDC_Layer2_BASE [3/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)

AHB1 peripherals

◆ LTDC_Layer2_BASE [4/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x104UL)

AHB1 peripherals

◆ LTDC_Layer2_BASE [5/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)

AHB1 peripherals

◆ LTDC_Layer2_BASE [6/6]

#define LTDC_Layer2_BASE   (LTDC_BASE + 0x0104UL)

AHB1 peripherals

◆ MDIOS_BASE [1/5]

#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)

AHB1 peripherals

◆ MDIOS_BASE [2/5]

#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)

AHB1 peripherals

◆ MDIOS_BASE [3/5]

#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)

AHB1 peripherals

◆ MDIOS_BASE [4/5]

#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)

AHB1 peripherals

◆ MDIOS_BASE [5/5]

#define MDIOS_BASE   (APB2PERIPH_BASE + 0x7800UL)

AHB1 peripherals

◆ OB_BASE

#define OB_BASE   0x1FFFF800UL

Flash Option Bytes base address

◆ PACKAGE_BASE [1/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [2/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [3/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [4/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [5/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [6/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [7/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [8/16]

#define PACKAGE_BASE   0x1FFF7BF0UL

Package size register base address

Package size register base address

◆ PACKAGE_BASE [9/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [10/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [11/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [12/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [13/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [14/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [15/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PACKAGE_BASE [16/16]

#define PACKAGE_BASE   0x1FF0F7E0UL

Package size register base address

◆ PERIPH_BASE [1/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [2/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [3/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [4/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [5/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [6/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [7/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [8/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [9/20]

#define PERIPH_BASE   0x40000000UL

Peripheral base address in the alias region

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [10/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [11/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [12/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [13/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [14/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [15/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [16/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [17/20]

#define PERIPH_BASE   0x40000000UL

Base address of : AHB/ABP Peripherals

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [18/20]

#define PERIPH_BASE   (0x40000000UL)

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [19/20]

#define PERIPH_BASE   (0x40000000UL)

Base address of : AHB/APB Peripherals

◆ PERIPH_BASE [20/20]

#define PERIPH_BASE   (0x40000000UL)

Base address of : AHB/APB Peripherals

◆ PERIPH_BB_BASE [1/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region Peripheral memory map

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [2/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [3/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [4/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [5/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [6/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [7/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [8/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ PERIPH_BB_BASE [9/9]

#define PERIPH_BB_BASE   0x42000000UL

Peripheral base address in the bit-band region

◆ QSPI_BASE [1/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [2/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [3/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [4/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [5/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [6/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [7/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [8/11]

#define QSPI_BASE   0x90000000UL

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [9/11]

#define QSPI_BASE   (0x90000000UL)

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [10/11]

#define QSPI_BASE   (0x90000000UL)

Base address of : QSPI memories accessible over AXI

◆ QSPI_BASE [11/11]

#define QSPI_BASE   (0x90000000UL)

Base address of : QSPI memories accessible over AXI

◆ QSPI_R_BASE [1/10]

#define QSPI_R_BASE   0xA0001000UL

QuadSPI registers base address

Base address of : QSPI Control registers

◆ QSPI_R_BASE [2/10]

#define QSPI_R_BASE   0xA0001000UL

QuadSPI registers base address

Base address of : QSPI Control registers

◆ QSPI_R_BASE [3/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [4/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [5/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [6/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [7/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [8/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [9/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ QSPI_R_BASE [10/10]

#define QSPI_R_BASE   0xA0001000UL

Base address of : QSPI Control registers

◆ RAMDTCM_BASE [1/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 64KB system data RAM accessible over DTCM

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [2/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 64KB system data RAM accessible over DTCM

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [3/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 64KB system data RAM accessible over DTCM

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [4/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [5/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [6/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [7/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMDTCM_BASE [8/8]

#define RAMDTCM_BASE   0x20000000UL

Base address of : 128KB system data RAM accessible over DTCM

◆ RAMECC1_BASE [1/3]

#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)

D2_AHB1PERIPH peripherals

◆ RAMECC1_BASE [2/3]

#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)

D2_AHB1PERIPH peripherals

◆ RAMECC1_BASE [3/3]

#define RAMECC1_BASE   (D1_AHB1PERIPH_BASE + 0x9000UL)

D2_AHB1PERIPH peripherals

◆ RAMECC2_BASE [1/3]

#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)

D3_AHB1PERIPH peripherals

◆ RAMECC2_BASE [2/3]

#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)

D3_AHB1PERIPH peripherals

◆ RAMECC2_BASE [3/3]

#define RAMECC2_BASE   (D2_AHB2PERIPH_BASE + 0x3000UL)

D3_AHB1PERIPH peripherals

◆ RAMECC3_BASE [1/3]

#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)

D1_APB1PERIPH peripherals

◆ RAMECC3_BASE [2/3]

#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)

D1_APB1PERIPH peripherals

◆ RAMECC3_BASE [3/3]

#define RAMECC3_BASE   (D3_AHB1PERIPH_BASE + 0x7000UL)

D1_APB1PERIPH peripherals

◆ RAMITCM_BASE [1/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [2/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [3/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [4/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [5/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [6/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [7/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RAMITCM_BASE [8/8]

#define RAMITCM_BASE   0x00000000UL

Base address of : 16KB RAM reserved for CPU execution/instruction accessible over ITCM

◆ RNG_BASE [1/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FSMC Bankx registers base address

FMC Bankx registers base address

◆ RNG_BASE [2/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FSMC Bankx registers base address

FMC Bankx registers base address

◆ RNG_BASE [3/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [4/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [5/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [6/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [7/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [8/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [9/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [10/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [11/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [12/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [13/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [14/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [15/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ RNG_BASE [16/16]

#define RNG_BASE   (AHB2PERIPH_BASE + 0x60800UL)

FMC Bankx registers base address

◆ SAI1_Block_B_BASE [1/3]

#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)

AHB1 peripherals

◆ SAI1_Block_B_BASE [2/3]

#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)

AHB1 peripherals

◆ SAI1_Block_B_BASE [3/3]

#define SAI1_Block_B_BASE   (SAI1_BASE + 0x024UL)

AHB1 peripherals

◆ SAI2_Block_B_BASE

#define SAI2_Block_B_BASE   (SAI2_BASE + 0x024UL)

AHB1 peripherals

◆ SRAM1_BASE [1/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [2/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [3/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [4/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [5/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [6/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(112 KB) base address in the alias region

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [7/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [8/16]

#define SRAM1_BASE   0x20000000UL

SRAM1(160 KB) base address in the alias region

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [9/16]

#define SRAM1_BASE   0x20010000UL

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [10/16]

#define SRAM1_BASE   0x20010000UL

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [11/16]

#define SRAM1_BASE   0x20010000UL

Base address of : 240KB RAM1 accessible over AXI/AHB

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [12/16]

#define SRAM1_BASE   0x20020000UL

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [13/16]

#define SRAM1_BASE   0x20020000UL

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [14/16]

#define SRAM1_BASE   0x20020000UL

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [15/16]

#define SRAM1_BASE   0x20020000UL

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BASE [16/16]

#define SRAM1_BASE   0x20020000UL

Base address of : 368KB RAM1 accessible over AXI/AHB

◆ SRAM1_BB_BASE [1/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [2/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [3/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [4/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [5/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [6/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [7/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM1_BB_BASE [8/8]

#define SRAM1_BB_BASE   0x22000000UL

SRAM1(112 KB) base address in the bit-band region

◆ SRAM2_BASE [1/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [2/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [3/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [4/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [5/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [6/16]

#define SRAM2_BASE   0x2001C000UL

SRAM2(16 KB) base address in the alias region

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [7/16]

#define SRAM2_BASE   0x20028000UL

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [8/16]

#define SRAM2_BASE   0x20028000UL

SRAM2(32 KB) base address in the alias region

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [9/16]

#define SRAM2_BASE   0x2004C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [10/16]

#define SRAM2_BASE   0x2004C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [11/16]

#define SRAM2_BASE   0x2004C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [12/16]

#define SRAM2_BASE   0x2007C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [13/16]

#define SRAM2_BASE   0x2007C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [14/16]

#define SRAM2_BASE   0x2007C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [15/16]

#define SRAM2_BASE   0x2007C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BASE [16/16]

#define SRAM2_BASE   0x2007C000UL

Base address of : 16KB RAM2 accessible over AXI/AHB

◆ SRAM2_BB_BASE [1/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [2/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [3/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [4/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [5/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [6/8]

#define SRAM2_BB_BASE   0x22380000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [7/8]

#define SRAM2_BB_BASE   0x22500000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM2_BB_BASE [8/8]

#define SRAM2_BB_BASE   0x22500000UL

SRAM2(16 KB) base address in the bit-band region

◆ SRAM3_BASE [1/5]

#define SRAM3_BASE   0x20020000UL

SRAM3(64 KB) base address in the alias region

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BASE [2/5]

#define SRAM3_BASE   0x20020000UL

SRAM3(64 KB) base address in the alias region

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BASE [3/5]

#define SRAM3_BASE   0x20020000UL

SRAM3(64 KB) base address in the alias region

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BASE [4/5]

#define SRAM3_BASE   0x20030000UL

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BASE [5/5]

#define SRAM3_BASE   0x20030000UL

SRAM3(128 KB) base address in the alias region

◆ SRAM3_BB_BASE [1/5]

#define SRAM3_BB_BASE   0x22400000UL

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [2/5]

#define SRAM3_BB_BASE   0x22400000UL

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [3/5]

#define SRAM3_BB_BASE   0x22400000UL

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [4/5]

#define SRAM3_BB_BASE   0x22600000UL

SRAM3(64 KB) base address in the bit-band region

◆ SRAM3_BB_BASE [5/5]

#define SRAM3_BB_BASE   0x22600000UL

SRAM3(64 KB) base address in the bit-band region

◆ SRAM_BASE

#define SRAM_BASE   0x20000000UL

SRAM base address in the alias region

◆ SRAM_BB_BASE [1/9]

#define SRAM_BB_BASE   0x22000000UL

SRAM base address in the bit-band region

Peripheral memory map

◆ SRAM_BB_BASE [2/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [3/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [4/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [5/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [6/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [7/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [8/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAM_BB_BASE [9/9]

#define SRAM_BB_BASE   SRAM1_BB_BASE

Peripheral memory map

◆ SRAMCAN_BASE [1/3]

#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)

D2_APB2PERIPH peripherals

◆ SRAMCAN_BASE [2/3]

#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)

D2_APB2PERIPH peripherals

◆ SRAMCAN_BASE [3/3]

#define SRAMCAN_BASE   (D2_APB1PERIPH_BASE + 0xAC00UL)

D2_APB2PERIPH peripherals

◆ TIM11_BASE [1/2]

#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)

AHB1 peripherals

◆ TIM11_BASE [2/2]

#define TIM11_BASE   (APB2PERIPH_BASE + 0x4800UL)

AHB1 peripherals

◆ UART8_BASE [1/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [2/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [3/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [4/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [5/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [6/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [7/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [8/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [9/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [10/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [11/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [12/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [13/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UART8_BASE [14/14]

#define UART8_BASE   (APB1PERIPH_BASE + 0x7C00UL)

APB2 peripherals

◆ UID_BASE [1/20]

#define UID_BASE   0x1FFFF7E8UL

Unique device ID register base address

◆ UID_BASE [2/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [3/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [4/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [5/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [6/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [7/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [8/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [9/20]

#define UID_BASE   0x1FFF7A10UL

Unique device ID register base address

◆ UID_BASE [10/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [11/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [12/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [13/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [14/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [15/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [16/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [17/20]

#define UID_BASE   0x1FF0F420UL

Unique device ID register base address

◆ UID_BASE [18/20]

#define UID_BASE   (0x1FF1E800UL)

Unique device ID register base address

◆ UID_BASE [19/20]

#define UID_BASE   (0x1FF1E800UL)

Unique device ID register base address

◆ UID_BASE [20/20]

#define UID_BASE   (0x1FF1E800UL)

Unique device ID register base address

◆ USB_OTG_FIFO_SIZE [1/20]

#define USB_OTG_FIFO_SIZE   0x00001000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [2/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [3/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [4/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [5/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [6/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [7/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [8/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [9/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [10/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [11/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [12/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [13/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [14/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [15/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [16/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [17/20]

#define USB_OTG_FIFO_SIZE   0x1000UL

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [18/20]

#define USB_OTG_FIFO_SIZE   (0x1000UL)

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [19/20]

#define USB_OTG_FIFO_SIZE   (0x1000UL)

D2_AHB2PERIPH peripherals

◆ USB_OTG_FIFO_SIZE [20/20]

#define USB_OTG_FIFO_SIZE   (0x1000UL)

D2_AHB2PERIPH peripherals

◆ WWDG1_BASE [1/3]

#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)

D2_APB1PERIPH peripherals

◆ WWDG1_BASE [2/3]

#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)

D2_APB1PERIPH peripherals

◆ WWDG1_BASE [3/3]

#define WWDG1_BASE   (D1_APB1PERIPH_BASE + 0x3000UL)

D2_APB1PERIPH peripherals